1. 衬底到底该接哪儿一个被无数人忽略的致命细节画过几版版图、流过几次片的人大概都有过这种经历原理图仿真波形漂亮得不行结果流片回来一测电路要么漏电大得离谱要么阈值电压跟设计值差了十万八千里要么噪声大得根本没法用。排查半天电源没问题、地没问题、信号链也没问题最后发现是MOS管的衬底接错了。衬底也就是Body/Bulk/Substrate是MOS管四个端子里面最容易被当成背景板的那一个。很多人在画原理图的时候习惯性地把NMOS的衬底往地一扔PMOS的衬底往电源一扔觉得这是天经地义的事情。在大多数常规工艺下这个做法确实没毛病。但一旦你碰到P-SUB工艺和N-WELL工艺混用的情况或者你在做高压电路、负压电路、电流镜、差分对、开关电路的时候衬底的接法就变成了一个必须认真对待的问题。这篇文章不讲教科书上那些衬底要接最低电位/最高电位的笼统结论而是从工艺剖面出发把PMOS和NMOS在P型衬底和N阱工艺下的衬底连接逻辑彻底讲清楚。我会给出原理图上的正确画法、版图上的实际接法以及我在实际项目中踩过的几个印象深刻的坑。不管你是刚入行的版图新手还是做了几年模拟电路但一直没深究过衬底问题的工程师这篇内容都值得你花时间看完。因为衬底接错这件事轻则性能打折重则整个芯片报废。而它偏偏又是最不容易在仿真阶段暴露出来的问题之一。2. 从剖面图理解衬底为什么PMOS和NMOS的衬底不能随便接2.1 MOS管的四端结构与你可能存在的误解先把这个基础打牢。一个MOS管有四个端子栅极Gate、源极Source、漏极Drain、衬底Body/Bulk。很多人在初学的时候会把衬底和源极混为一谈因为在大多数电路符号里衬底和源极是连在一起画的。但这个连在一起是有前提条件的不是无条件的。MOS管的工作原理本质上是通过栅极电压控制沟道的形成与消失。而沟道能不能形成、形成的阈值是多少直接取决于衬底和源极之间的电位差。这就是所谓的体效应Body Effect。当衬底电位和源极电位不相等的时候阈值电压会发生变化对于NMOSVth Vth0 γ(√(2φF VSB) - √(2φF))对于PMOSVth Vth0 - γ(√(2φF |VBS|) - √(2φF))其中VSB是源极到衬底的电压γ是体效应系数。这个公式告诉我们一个很关键的事实衬底电位直接影响阈值电压。如果你把衬底接错了阈值电压就会偏离设计值电路的静态工作点、增益、噪声性能全都会跟着跑偏。2.2 P-SUB工艺下的剖面结构在标准的P型衬底工艺中硅片的基底是P型掺杂的。NMOS可以直接做在P-SUB上面源极和漏极是N掺杂区域衬底就是P-SUB本身。这种情况下NMOS的衬底自然就是整个芯片的衬底通常接到整个芯片的最低电位也就是地GND。PMOS就不一样了。PMOS需要N型衬底才能工作但硅片基底是P型的怎么办答案是在P-SUB里面做一个N阱N-WELL然后把PMOS做在这个N阱里面。PMOS的源极和漏极是P掺杂区域衬底就是这个N阱。所以在一个典型的P-SUB工艺中NMOS做在P-SUB上衬底就是P-SUB接最低电位PMOS做在N-WELL里衬底就是N-WELL接最高电位这就是为什么大家习惯性地把NMOS衬底接地、PMOS衬底接VDD。因为在最常规的应用场景下NMOS的源极就是接地或者接低电位PMOS的源极就是接VDD或者高电位衬底和源极同电位体效应为零阈值电压就是设计值。2.3 N-WELL工艺下的剖面结构N-WELL工艺其实就是在P-SUB上做N阱本质上和上面说的P-SUB工艺是一回事。但有时候大家说N-WELL工艺的时候指的是双阱工艺Twin-Well或者三阱工艺Triple-Well。在双阱工艺中P型衬底上既有N阱也有P阱NMOS做在P阱里PMOS做在N阱里两者的衬底可以独立控制。三阱工艺就更灵活了可以给每个MOS管单独的阱衬底可以完全独立地接到任意电位。这种工艺在需要做衬底偏置或者需要隔离噪声的场合非常有用。但不管工艺怎么变核心原则不变NMOS的衬底要接在它所在P型区域的电位上PMOS的衬底要接在它所在N型区域的电位上。而这个电位不一定是地或者VDD取决于你的电路拓扑。2.4 衬底和源极不同电位时会发生什么这是很多人没有认真想过的问题。假设你有一个NMOS源极接在1V衬底接地。那么VSB 1V体效应会导致阈值电压升高。阈值电压升高意味着什么意味着在同样的栅极电压下沟道电流会减小晶体管的驱动能力下降。在电流镜电路中如果两个NMOS的衬底接法不同一个源极接地、一个源极接某个中间电位那么它们的阈值电压就不一样镜像电流的精度就会大打折扣。在差分对中如果输入对管的衬底接法不对称就会引入失调。在开关电路中衬底接错可能导致体二极管导通产生漏电流甚至闩锁。注意衬底和源极之间的PN结就是体二极管。如果这个二极管正向导通电流会从衬底流向源极NMOS或者从漏极流向衬底PMOS轻则增加功耗重则触发闩锁效应烧毁芯片。3. 四种典型场景下的衬底接法详解3.1 常规数字电路衬底接电源轨在纯数字电路或者以数字为主的混合信号电路中NMOS的衬底接地、PMOS的衬底接VDD是最常见的做法。原因很简单数字电路中NMOS的源极要么接地下拉网络要么接某个中间节点但最终会放电到地PMOS的源极要么接VDD上拉网络要么接中间节点但最终会充电到VDD。在这种场景下衬底接电源轨可以保证体二极管始终反偏不会出现漏电问题。而且因为源极和衬底同电位的时间占绝大多数体效应的影响可以忽略。版图上的做法也很直接NMOS的衬底通过P扩散区接到地轨PMOS的衬底通过N扩散区接到VDD轨。在标准单元库中这些连接已经在版图内部做好了你不需要额外操心。但这里有一个容易被忽略的细节P扩散区和N扩散区不能直接相邻。在版图上P和N之间必须保持足够的间距否则会形成寄生PNP或者NPN结构增加闩锁风险。这个间距在DRC规则中有明确规定通常跟工艺节点有关0.18μm工艺大概是0.3-0.5μm更先进的工艺节点会更小。3.2 电流镜与差分对衬底接源极这是模拟电路中最常见的需要认真处理衬底的场景。以一个简单的NMOS电流镜为例参考管的源极接地镜像管的源极也接地两个管的衬底都接地没问题。但如果镜像管的源极不是接地而是接在某个中间电位上呢比如在一个共源共栅Cascode电流镜中下面的管子源极接地上面的管子源极接在下面管子的漏极上。如果上面管子的衬底还是接地那么它的VSB就不为零阈值电压会升高导致电流镜的精度下降。正确的做法是把上面管子的衬底接到它自己的源极上。这样VSB 0体效应为零阈值电压和下面管子一致镜像精度最高。在版图上这意味着你需要为上面的管子单独做一个P阱如果是双阱工艺或者使用三阱工艺给它一个独立的阱然后把阱接到它的源极。这个连接需要在版图上用金属线把P衬底接触孔连到源极的金属线上。同样的逻辑适用于PMOS电流镜上面管子的源极接VDD衬底接VDD下面管子的源极接上面管子的漏极衬底也要接到它自己的源极。差分对也是同样的道理。输入对管的源极通常接在尾电流源的漏极上如果衬底接地两个管子的VSB相同体效应相同倒也不会引入额外的失调。但如果两个管子的衬底接法不对称比如一个接地一个接源极那就会引入严重的失调电压。3.3 开关电路与电平转换衬底接法的特殊考量开关电路是衬底接错的高发区。以一个典型的PMOS高边开关为例PMOS的源极接VDD漏极接负载栅极通过驱动电路控制。当PMOS导通时源极和漏极都是VDD衬底接VDD没问题。但当PMOS关断时漏极的电压取决于负载可能远低于VDD。如果衬底接VDD那么漏极和衬底之间的PN结体二极管在漏极电压低于VDD - 0.7V时就会正向导通电流从衬底流向漏极开关就失效了。正确的做法是把PMOS的衬底接到源极和漏极中电位较高的那一个。这通常需要一个衬底切换电路Body Switching Circuit用两个小尺寸的PMOS来实现一个PMOS的源极接VDD、漏极接衬底、栅极接漏极另一个PMOS的源极接漏极负载端、漏极接衬底、栅极接VDD。这样无论源极和漏极哪个电位高衬底都会自动接到高的那一个。NMOS低边开关也有类似的问题。如果NMOS的源极接负载、漏极接VDD衬底接地那么当源极电压升高时体二极管可能导通。正确的做法是把衬底接到源极。在电平转换电路中衬底接法更是关键。比如一个典型的双向电平转换电路用NMOS做开关源极接低压侧、漏极接高压侧、栅极接低压侧的电源。衬底应该接哪里答案是接低压侧的地。因为NMOS的衬底必须接在最低电位上否则体二极管会导通。3.4 负压电路与特殊拓扑衬底不能接地的场景负压电路是衬底接法最反直觉的场景。假设你需要产生一个-5V的负压用NMOS做开关。NMOS的源极接-5V漏极接负载衬底如果接地那么源极和衬底之间的电压差是5V体二极管反偏看起来没问题。但栅极驱动呢如果栅极电压是0V到-5V之间摆动那么当栅极是0V时VGS 5VNMOS导通当栅极是-5V时VGS 0VNMOS关断。这个逻辑是对的。但问题是衬底接地意味着NMOS的衬底是0V而源极是-5V。体效应会导致阈值电压升高驱动能力下降。更严重的是如果衬底和源极之间的PN结有任何漏电都会影响负压的稳定性。在这种情况下正确的做法是把NMOS的衬底接到负压轨-5V上。这样VSB 0体效应为零而且体二极管始终反偏。但这就要求工艺支持独立的P阱并且P阱能够承受负压。在三阱工艺中这是可以做到的。提示负压电路中NMOS的衬底接负压轨而不是地这是一个经常被忽略但非常重要的细节。如果你的工艺不支持独立P阱那就只能接受体效应带来的性能损失或者换用PMOS来做负压开关。4. 版图实例从原理图到GDS的正确落地4.1 衬底接触孔的画法与间距规则原理图上把衬底接对了版图上没画对等于白搭。衬底接触孔Body Contact/Tap的画法有几个关键点。对于NMOS衬底接触是P扩散区必须放在P型区域P-SUB或者P阱内。接触孔通过金属线接到地轨或者源极。对于PMOS衬底接触是N扩散区必须放在N阱内通过金属线接到VDD轨或者源极。接触孔到栅极的距离有最小值要求这个值在DRC规则中有规定。一般来说接触孔离栅极越近衬底电阻越小闩锁风险越低。但太近会影响栅极的应力所以有一个折中值。在0.18μm工艺中这个距离通常是0.3-0.5μm。接触孔的数量也很关键。一个MOS管如果尺寸很大衬底接触孔太少衬底电阻就会很大体效应会更明显闩锁风险也会增加。通常的做法是每两个指状栅极之间放一排接触孔或者沿着栅极宽度方向均匀分布。4.2 双阱工艺中NMOS和PMOS的阱连接在双阱工艺中NMOS做在P阱里PMOS做在N阱里。P阱需要接到地N阱需要接到VDD。这些连接通过P和N扩散区实现。版图上P阱的接触孔是P扩散区放在P阱内接到地轨。N阱的接触孔是N扩散区放在N阱内接到VDD轨。P阱和N阱之间必须保持足够的间距这个间距通常比同类型阱内的接触孔间距大得多因为要防止闩锁。在标准单元库中这些阱连接通常已经做在单元内部了。但如果你自己做全定制版图就需要手动添加这些接触孔。一个常见的做法是在每个单元的两侧各放一排接触孔确保阱电位均匀。4.3 三阱工艺的灵活性与代价三阱工艺允许你为每个MOS管单独做阱衬底可以独立接到任意电位。这给电路设计带来了极大的灵活性特别是在需要衬底偏置或者需要隔离噪声的场合。但三阱工艺也有代价。首先工艺成本更高掩模层数更多。其次深N阱的引入会增加寄生电容可能影响高频性能。第三三阱工艺的版图面积通常比双阱工艺大因为阱与阱之间需要更多的间距。在实际项目中是否需要三阱工艺取决于具体需求。如果只是做常规的数字电路或者简单的模拟电路双阱工艺足够了。如果需要做衬底偏置、负压电路、或者对噪声隔离要求极高的射频电路那就需要考虑三阱工艺。4.4 衬底连接对闩锁效应的影响闩锁效应是CMOS工艺中一个经典的可靠性问题。它的本质是CMOS结构中的寄生PNPN结构被触发导通形成从VDD到GND的低阻通路导致大电流烧毁芯片。衬底连接的质量直接影响闩锁免疫能力。衬底接触孔越多、越靠近源极衬底电阻越小寄生PNP或者NPN结构的基极电阻就越小就越不容易被触发。这就是为什么在版图上要尽可能多地放衬底接触孔。另外衬底接触孔应该尽量靠近源极因为源极是载流子的主要来源。如果衬底接触孔离源极太远源极注入的载流子会在衬底中扩散增加触发闩锁的概率。注意在I/O电路和电源开关电路中闩锁风险特别高因为这些电路中的MOS管尺寸大、电流大、电压摆幅大。在这些电路中衬底接触孔的数量和位置需要特别仔细地设计。5. 几个真实踩坑案例与排查思路5.1 电流镜精度差衬底接错导致的体效应这是我早期做的一个项目一个简单的NMOS电流镜参考电流100μA镜像电流设计值也是100μA。仿真结果完美流片回来一测镜像电流只有85μA误差15%。排查过程先检查了电阻值、电源电压、温度都没问题。然后用探针台直接测了芯片上MOS管的阈值电压发现镜像管的阈值电压比参考管高了将近80mV。这就奇怪了同一个工艺、同一个芯片、同样的尺寸阈值电压怎么会差这么多后来看版图才发现参考管的衬底接触孔很多而且离源极很近镜像管的衬底接触孔很少而且离源极很远。衬底电阻的差异导致两个管子的实际VSB不同体效应不同阈值电压就不同了。修复方案在镜像管周围增加衬底接触孔并且尽量靠近源极。重新流片后镜像电流误差降到了2%以内。这个坑教会我一个道理仿真模型中的衬底电阻通常是理想化的实际版图中的衬底电阻分布会影响电路性能。在电流镜、差分对这些对匹配要求高的电路中衬底接触孔的设计必须和源极一样认真对待。5.2 开关电路漏电体二极管意外导通另一个项目是一个PMOS高边开关用来控制一个负载的通断。原理图上PMOS的衬底接了VDD仿真结果正常。但实际测试时发现当PMOS关断时负载上仍然有一个小电流大约几十微安。排查过程用示波器观察负载电压发现当PMOS关断时负载电压不是0V而是大约VDD - 0.7V。这个0.7V正好是PN结的正向导通电压。问题很明确了PMOS的体二极管导通了。原因是负载是一个感性负载当PMOS关断时感性负载产生的反电动势让漏极电压升高到超过VDD 0.7V体二极管正向导通电流从漏极流向衬底VDD负载上就有了电流。修复方案在PMOS的漏极和VDD之间加一个肖特基二极管把反电动势钳位在VDD 0.3V以内体二极管就不会导通了。或者改用衬底切换电路让衬底自动接到源极和漏极中电位较高的那一个。这个坑的教训是在开关电路中衬底接法必须考虑负载的特性。如果是感性负载或者容性负载关断瞬间的电压尖峰可能让体二极管导通必须提前做好防护。5.3 差分对失调衬底不对称的隐蔽影响差分对失调是一个很隐蔽的问题。在一个项目中我设计了一个NMOS差分对两个输入管的尺寸完全一样版图也做了交叉对称。但测试发现失调电压有5mV远大于预期的1mV。排查过程先检查了版图的对称性确认交叉对称没问题。然后检查了尾电流源也没问题。最后用探针台直接测了两个输入管的阈值电压发现差了3mV。进一步检查版图发现虽然两个输入管的源极和漏极都做了对称但衬底接触孔的位置不对称。一个管子的衬底接触孔在左边另一个在右边导致两个管子的衬底电阻不同体效应不同阈值电压就不同了。修复方案把两个管子的衬底接触孔也做成交叉对称的结构确保衬底电阻完全一致。重新流片后失调电压降到了1mV以内。这个坑的教训是差分对的匹配不仅仅是源极和漏极的匹配衬底接触孔也必须匹配。在版图上衬底接触孔应该和源极、漏极一样做交叉对称设计。5.4 负压电路失效衬底电位的连锁反应负压电路是我踩过的最大的坑之一。一个NMOS开关用来控制-5V负压的通断。原理图上NMOS的衬底接了地仿真结果正常。但实际测试时发现当NMOS导通时负压被拉到了-3V左右而不是预期的-5V。排查过程用万用表测了各个节点的电压发现NMOS的源极是-5V漏极是-3V栅极是0V。VGS 5VNMOS应该完全导通漏极应该接近-5V才对。但实际漏极只有-3V说明NMOS的导通电阻很大。进一步检查发现NMOS的衬底接地源极接-5VVSB 5V。体效应导致阈值电压升高了将近1VNMOS的驱动能力大幅下降导通电阻增大漏极电压就被拉高了。修复方案把NMOS的衬底接到-5V负压轨上。但这需要工艺支持独立的P阱并且P阱能够承受负压。幸运的是这个项目用的是三阱工艺可以做到。修改版图后负压电路工作正常。这个坑的教训是负压电路中NMOS的衬底不能接地必须接负压轨。如果工艺不支持就需要重新考虑电路拓扑或者换用PMOS来做负压开关。6. 衬底接法的检查清单与实操建议6.1 原理图阶段的快速自查在原理图阶段你可以用下面这个清单快速检查衬底接法是否正确检查项NMOSPMOS衬底是否接在最低电位是不适用衬底是否接在最高电位不适用是衬底和源极是否同电位优先是优先是体二极管是否始终反偏是是是否有衬底切换电路开关电路需要开关电路需要这个清单不能覆盖所有情况但可以帮你快速排除大部分低级错误。如果你发现某个MOS管的衬底接法不满足表中的条件就需要仔细分析一下是否有特殊原因。6.2 版图阶段的DRC与LVS检查版图阶段除了常规的DRC和LVS检查还需要特别关注衬底连接DRC检查确认P和N的间距满足规则确认接触孔到栅极的间距满足规则确认阱与阱之间的间距满足规则。LVS检查确认原理图中的衬底连接和版图中的衬底连接一致。LVS工具通常会检查衬底节点的连接关系如果原理图接的是VDD而版图接的是源极LVS会报错。ERC检查确认没有浮空的衬底节点确认没有衬底节点接到错误的电位上。提示有些工艺的LVS规则中衬底节点是隐式的不会显式检查。这种情况下你需要手动确认版图中的衬底连接是否正确。一个常用的方法是在版图中给衬底节点加标签Label然后在LVS中检查这些标签是否和原理图一致。6.3 仿真验证体效应和漏电的专项检查仿真阶段除了常规的DC、AC、瞬态仿真建议增加以下专项检查体效应检查扫描衬底电压观察阈值电压的变化。如果阈值电压变化超过设计预期说明体效应影响较大需要调整衬底接法。体二极管漏电检查在开关电路的关断状态下扫描漏极电压观察漏电流。如果漏电流在某个电压下突然增大说明体二极管导通了。闩锁检查在I/O电路和电源开关电路中进行闩锁仿真确认寄生PNPN结构不会被触发。这些仿真可能需要额外的模型参数比如衬底电阻、寄生三极管的增益等。如果你的工艺库中没有这些参数可以向工艺厂索取或者用保守的估计值进行仿真。6.4 流片后的测试与调试流片回来后如果发现电路性能不达标衬底接法是一个需要优先排查的方向。以下是一些实用的调试技巧探针台直接测量用探针台直接测量MOS管的阈值电压对比不同管子的阈值电压差异。如果差异超过预期很可能是衬底接法或衬底电阻的问题。衬底电流测量在衬底引脚上串联一个电流表测量衬底电流。如果衬底电流异常大说明体二极管可能导通了。红外热像仪如果怀疑闩锁可以用红外热像仪观察芯片表面的温度分布。闩锁点通常会有明显的局部发热。这些调试手段需要一定的设备和经验但对于定位衬底相关的问题非常有效。6.5 给不同阶段工程师的建议如果你是一个版图工程师我的建议是不要只按照原理图连线要理解每个MOS管的衬底为什么这样接。如果你发现原理图上的衬底接法有问题及时和电路设计工程师沟通不要想当然地修正。如果你是一个电路设计工程师我的建议是在原理图阶段就把衬底接法考虑清楚不要等到版图阶段再改。在仿真时要特别关注体效应和体二极管的影响不要假设衬底和源极永远同电位。如果你是一个项目负责人我的建议是在review原理图和版图时把衬底接法作为一个专项检查项。这个细节虽然小但一旦出错代价可能很大。衬底接法这件事说大不大说小不小。它不会让你的电路立刻冒烟但会在你最意想不到的地方给你挖坑。希望这篇文章能帮你避开这些坑让你的芯片一次流片成功。