PLL(四)CDR
CDR目录一. CDR要解决的问题CDR的作用CDR参考时钟的作用二、CDRClock and Data Recovery时钟数据恢复工作原理环路结构PLL 型鉴相器环路的核心模拟CDR的结构和传递函数三个决定性工程约束三、CDR的参考时钟CDR 如何 “知道” 恢复时钟的频率参考时钟RefClk的作用参考时钟的频率是如何影响CDR恢复时钟的频率的四、总结非常关键五、CDR的应用参考资料一. CDR要解决的问题高速串行接口为节省引脚与通道不单独传输时钟线接收端拿不到什么时候该采样的信息。唯一的时序线索藏在数据的跳变沿里0→1、1→0 的位置隐含了发送端的时钟节拍。采样点必须落在每个比特的中心眼图张开最大处此处判决裕量最大、误码率最低。由于信道损耗、时钟漂移、温度变化采样点会持续偏移因此恢复过程不能是一次性的必须是一个持续跟踪的反馈环。1. CDR的作用无 RefClk 的CDR 在锁定后本地时钟频率可以跟踪对齐数据流速率相对频率匹配但无法获得频率的绝对数值也无法保证和系统其他时钟对齐。不知道绝对频率主要用于恢复数据的边沿用于相位对齐2. CDR参考时钟的作用额外加参考时钟RefClk核心是为了快速锁定、稳定频率、系统同步与绝对频率校准参考时钟用于识别恢复时钟的频率参考时钟*倍频系数 N恢复时钟频率CDR在恢复时钟时不知道恢复的时钟频率还要加一个另外的参考时钟来识别恢复时钟的频率二、CDRClock and Data Recovery时钟数据恢复工作原理范围高速串行链路SerDes、以太网 PHY、PCIe / USB4 / HDMI、光模块接收端从数据流中恢复采样时钟的机制。1. 环路结构PLL 型串行数据 ──► 采样判决器 ──► 鉴相器 PD ──► 环路滤波 LF ──► VCO / DCO▲ │└──────────── 恢复时钟反馈 ◄────────────┘收敛过程时钟沿晚于比特中心 → 加快早于比特中心 → 减慢。反复校正后进入锁定状态时钟沿稳定停在比特中心。锁定后输出的不只是时钟还包括重定时retiming后的数据用于消除传输累积的抖动。恢复时钟接到哪里采样判决器还是鉴相器两者都是。 恢复时钟通常是多相时钟 I/Q或半速率时钟从振荡器/相位插值器扇出既驱动采样判决器也直接接入鉴相器。多数实现里这甚至不是一个二选一的问题——采样器和 PD 经常就是同一组锁存器。要点鉴相的本质是时钟相位 ↔ 数据边沿位置的比较但比较未必需要时钟以信号形式进入 PD。只要采样发生在时钟的某个相位上PD 就能从采样结果中反推出时钟相位——在数字架构里时钟的相位信息是隐式进入 PD 的。工程上的完整链条是时钟 → 数据锁存 / 边沿锁存 → PD → 环路滤波 → 振荡器或 PI。恢复时钟一般有两路用途留在环内维持采样相位以及作为 recovered clock 输出给下游解串器重定时器。2. 鉴相器环路的核心三点采样的直觉若跳变沿这次采样与前一位中心取值相同说明时钟偏早与当前位中心取值相同说明偏晚——由此产生单一的UP / DN指令。3. 模拟CDR的结构和传递函数4. 三个决定性工程约束1跳变密度连续相同位会饿死鉴相器。数据出现长连 0 或长连 1 时没有边沿鉴相器无从比对。线路编码保证跳变密度8b/10b 限制连 0/1 不超过 5 位64b/66b 生成 66bit 编码块含 2bit 同步头仅对 64bit 有效载荷做加扰同步头不参与加扰。环路滤波器的积分特性在无边沿期间保持频率短暂无跳变不会失锁过长才会失锁。2环路带宽跟踪能力与抖动滤除的取舍。抖动频率 低于 f_c环路跟得上时钟随抖动一起动容限很高抖动频率 高于 f_c跟不住容限降到约 0.5 UI工程经验式 f_3dB ≈ 速率 / 1000但是高速率下失效比如112 Gbps → 112 MHz而 112G PAM4 实际 CDR 带宽仅几 MHz 几十 MHz。带宽越宽越容易锁定、跟踪频偏快但会把高频抖动传进恢复时钟抖动容限呈高通特性带宽越窄输出越干净但输入变化快时容易失锁。3速率越高裕量越小。100G PAM4 每符号仅几十 ps且四个电平之间间隔更小要求 CDR 与均衡FFE / DFE、FEC、DSP 定时恢复协同设计。PAM4 常先做串并转换如 25 GBaud 拆成 4 路并行降低单路波特率便于锁相并获得更好的抖动性能。注释「容限降到约 0.5 UI」0.5 UIpp 是「CDR 完全不跟踪时眼图恰好闭合」的理论极限不是标准要求值。实际标准的抖动容限模板在高频平坦段是 0.1 ~ 0.15 UIppIEEE 802.3ae10GbE高频平坦段 0.05 – 0.15 UIppGR-1377 / ITU-T4 MHz 以上 0.15 UIpp100G Ethernet 高频底约 0.1 UI建议改为「高频段容限趋于平坦标准模板通常仍要求能容忍约 0.1–0.15 UIpp」。三、CDR的参考时钟1. CDR 如何 “知道” 恢复时钟的频率CDR时钟数据恢复本质是一个自适应锁相环PLL从串行数据的边沿跳变中提取时钟信息频率 相位。通过鉴相 / 鉴频不断调整本地振荡器VCO/DCO直到本地时钟频率 ≈ 发送端时钟频率、相位锁定。锁定后CDR “知道” 当前恢复时钟的相对频率与数据速率匹配但不知道绝对频率值如 10.3125GHz。CDR 能跟踪并锁定恢复时钟的相对频率但没有绝对频率基准、无法系统同步、锁定慢。加参考时钟是为了快速锁定、稳定频率、全局同步、绝对校准是高速串行系统的刚需。2. 参考时钟RefClk的作用参考时钟通常是低频、高精度晶振如 125MHz、156.25MHz的作用远不止 “对齐” 或 “识别频率”快速锁定与初始频率引导最核心CDR 仅靠数据边沿锁定捕获范围窄、锁定慢尤其长连 0/1、信号质量差时。RefClk 给 CDR 的 PLL 提供初始频率基准让 VCO 快速接近目标频率大幅缩短锁定时间。稳定频率、抑制漂移长期可靠性恢复时钟依赖数据跳变无绝对频率基准易受噪声、链路抖动、温度 / 电压漂移影响。RefClk 是稳定的绝对频率源可校准 CDR 的 VCO让恢复时钟长期保持精确频率如 10.3125GHz ± 几十 ppm。系统级时钟同步多通道 / 多芯片单通道 CDR 只能保证本通道数据与恢复时钟对齐但无法与其他通道、芯片、背板时钟同步。所有通道 / 芯片共享同一 RefClk各自 PLL 倍频到高速率全局频率一致、相位可控解决多链路同步问题。绝对频率识别与配置CDR 本身不知道数据速率如 10G 还是 25G。RefClk 配合配置寄存器让芯片知道目标速率CDR 按预设倍频关系如 RefClk×6610.3125G工作避免锁错频率。无数据时的时钟保持链路断连、无数据跳变时CDR 会失锁。RefClk 可让 PLL维持频率数据恢复后快速重锁。3. 参考时钟的频率是如何影响CDR恢复时钟的频率的我用最直白、工程化的方式给你讲清楚参考时钟 → 经过 CDR 内部 PLL 倍频 → 直接决定恢复时钟的频率。CDR 恢复出来的时钟频率精度、长期稳定度完全由参考时钟决定。最核心关系倍频关系带参考时钟架构的 CDR 内部集成 PLL锁相环结构简化成这样恢复时钟频率 参考时钟频率 × 倍频系数 N举个真实工程例子参考时钟156.25 MHz倍频系数 N66→ 恢复时钟 156.25 × 66 10.3125 GHz典型 10G 以太网速率你看CDR 从数据里只抓相位真正决定频率多少的是 Refclk × N参考时钟怎么 “影响” 恢复时钟① 频率精度直接传递参考时钟是多少 ppm恢复时钟就是多少 ppm。晶振 ±20 ppm → 恢复时钟 ±20 ppm晶振差 → 恢复时钟频率就不准数据通信必须频率在允许误差内否则会错包。② 长期漂移完全由参考时钟控制CDR 从数据里提取的只是瞬时相位没有长期记忆。温度变电压变噪声干扰VCO 自己会飘只有 Refclk 能把它拉回正确频率。③ 决定 CDR 能锁定的 “目标速率”Refclk 不同同样的芯片可以跑不同速率Refclk125MHzN80 → 10GHzRefclk156.25MHzN66 → 10.3125GHzRefclk 是速率配置的基础。④ 影响捕获范围、锁定速度参考时钟越干净、越准CDR 一开始就知道 “大概频率是多少”不用盲搜锁定更快、更稳四、总结非常关键数据流 → 提供相位信息用来对齐采样时刻参考时钟 RefClk → 提供绝对频率基准用于引导 VCO 频率、抑制漂移、系统同步恢复时钟频率 RefClk × NCDR 本质是特殊 PLL普通 PLL 鉴相输入是时钟CDR 鉴相输入是串行数据跳变沿。参考时钟就是 CDR 的“频率标尺”。如果没有RefClkCDR缺少目标频率基准需要更长的时间完成初始锁定。注意存在无参考时钟 CDR 拓扑可以不依赖外部晶振完成锁定。一句话看懂作用鉴相器只看相位 / 边沿负责对齐数据和时钟。参考时钟给 PLL 提供绝对频率基准。再简化成一句超直白总结数据管 “对齐”参考时钟管 “频率”CDR 核心结构框图带参考时钟两种模式对比五、CDR的应用器件SerDes、Retimer、光模块内的 CDR、DSP 集成的数字 CDR。接口10G/25G/100G/400G/800G 以太网、PCIe、USB、HDMI / DisplayPort、SATA、背板互连。测试IEEE 802.3、Fibre Channel、OIF-CEI 等标准规定眼图与抖动测试必须使用时钟恢复当被测件无法输出同步时钟如光口速率与电口不同步的 400G-DR4/FR4时必须用外部 CDR 提取触发时钟。「TDECQ 的测量方法对参考接收机中的 CRU 有带宽规定」例如环路带宽 10 MHz、滚降 20 dB/dec。参考资料CDR学习笔记https://blog.csdn.net/qq_51148635/article/details/149297216?spm1001.2101.3001.6650.1utm_mediumdistribute.pc_relevant.none-task-blog-2%7Edefault%7EBlogOpenSearchComplete%7EPaidSort-1-149297216-blog-160221062.235%5Ev43%5Epc_blog_bottom_relevance_base9depth_1-utm_sourcedistribute.pc_relevant.none-task-blog-2%7Edefault%7EBlogOpenSearchComplete%7EPaidSort-1-149297216-blog-160221062.235%5Ev43%5Epc_blog_bottom_relevance_base9utm_relevant_index2拆解一篇CDR设计经典论文https://blog.csdn.net/weixin_43143223/article/details/147688394?spm1001.2101.3001.6650.5utm_mediumdistribute.pc_relevant.none-task-blog-2%7Edefault%7EBlogOpenSearchComplete%7ERate-5-147688394-blog-160221062.235%5Ev43%5Epc_blog_bottom_relevance_base9depth_1-utm_sourcedistribute.pc_relevant.none-task-blog-2%7Edefault%7EBlogOpenSearchComplete%7ERate-5-147688394-blog-160221062.235%5Ev43%5Epc_blog_bottom_relevance_base9utm_relevant_index6