1. 工程骨架先立稳AD2022的工程文件体系与开局设置刚上手Altium Designer 2022的人绝大多数都干过同一件事打开软件File New PCB然后对着一块空白板子发愣。这么干不是不行但它把 PCB 电子设计工程最要紧的一环直接跳过去了——工程文件体系。一块板子从来不是孤立存在的原理图、PCB、元件库、输出配置、设计规则这些东西在 AD 里是靠一个工程文件.PrjPcb串起来的。你今天把它当成一个画图工具用明天改板、复用、交接、版本回滚的时候就要为省下的这五分钟付出代价。这篇内容我打算按一条完整链路走一遍从建工程、画原理图、同步到 PCB、层叠与规则、布线、DRC、一直到出生产文件。中间会穿插我在实际项目里踩过的坑以及那些官方文档不会告诉你、但没人提醒你就一定会中招的细节。适合刚入门想系统跑通一遍的朋友也适合用了几年但仍然凭手感画板的老手对照着补一补。1.1 一个 .PrjPcb 里面到底装了什么.PrjPcb本身是个纯文本的工程索引文件它不存任何图形数据只记录这个工程由哪些文件组成、编译顺序是什么、各类输出走哪条路。真正干活的是它下面挂着的几类文件文件类型扩展名作用工程文件.PrjPcb组织整个工程保存编译与输出配置原理图.SchDoc电气连接关系是 PCB 的源代码PCB.PcbDoc物理实现层叠、规则、走线全在这里原理图库.SchLib元件的逻辑符号PCB 库.PcbLib元件的焊盘与外形封装输出作业.OutJob一键批量生成 Gerber、BOM、坐标文件理解这套结构的意义在于原理图是源头PCB 是结果两者靠网表Netlist和 ECOEngineering Change Order保持同步。很多人画完 PCB 回头改了原理图结果 PCB 忘了同步最后打样回来发现少了个上拉电阻——这种事故的根因就是把两者当成了两个独立文件。1.2 新建工程的落地步骤与目录规划实际操作很简单File New Project在弹出的对话框里选 PCB Project然后给工程起名比如PowerBank_V1。这里有个默认行为的坑如果你点的是 Create 而不是 OKAD 不会弹保存路径对话框工程会先建在内存里等你后面保存时才问路径。我习惯直接点 OK先把路径定下来。路径规划我一般这么分PowerBank_V1/ ├── PowerBank_V1.PrjPcb ├── SCH/ │ └── Main.SchDoc ├── PCB/ │ └── Main.PcbDoc ├── LIB/ │ ├── MySchLib.SchLib │ └── MyPcbLib.PcbLib ├── OUT/ │ ├── Gerber/ │ └── Assembly/ └── DOC/这么分的理由很直接原理图和 PCB 分开放库文件单独管理输出文件集中在一个目录里方便打包给板厂。项目一多你就知道把所有文件摊在根目录下过三个月自己都找不到哪个是最终版。工程建好后右键工程节点Add New to Project依次把 Schematic 和 PCB 加进来。注意是 Add New to Project不是 Add Existing to Project前者会新建文件并自动挂到工程下后者是用来挂已经有物理文件的。顺序不能乱先有工程再有文件否则文件会游离在工程之外编译时根本不参与。1.3 开局必须先改的几项默认设置AD 装完之后那套默认参数是给能跑起来设计的不是给工程能用设计的。我在每个新项目开工前都会改这几项第一项栅格Grid。原理图默认是 100milPCB 默认 100mil 加 10mil 的电气栅格这个基本够用。但你要知道电气栅格Snap to Electrical Grid如果开得太大布线时鼠标会吸到很远的焊盘上走线会突然折一下。我一般把 PCB 的 Snap Grid 设成 5mil 或 10mil根据最小线宽和焊盘间距来定Electrical Grid 设成 5mil 左右。第二项单位与精度。PCB 里按 Q 可以切换 mil 和 mm。国内板厂沟通基本用 mm但器件手册常见 mil两者都要顺手。Preferences 里把 Display 的精度设成四位小数免得算间距时出现莫名其妙的 0.01 偏差。第三项自动备份与版本。Preferences Data Management Backup 里把自动保存打开间隔设 10 分钟。AD 崩溃这事不常见但真会碰上尤其是大板子开了 3D 视图的时候。另外工程所在的文件夹建议直接扔进 Git 或 SVN原理图和 PCB 都是文本格式虽然二进制部分没法 diff但至少能保证你有历史版本可回滚。提示AD2022 的默认安装里有一个自动移除未连接的 Room选项在 Project Options Class Generation 里。这个先留着后面同步到 PCB 时再处理别在这里关掉。做到这一步工程骨架就算立住了。接下来才是真正决定这块板子能不能一次成功的阶段原理图。2. 原理图阶段图纸参数、库管理和 ERC 编译原理图在很多人眼里就是个连线图随便画完能生成 PCB 就行。但原理图上出的错到了 PCB 阶段会被放大十倍——一个引脚连错可能导致你要割线飞线一个封装选错整批板子直接报废。原理图阶段的每一步都在给后面埋雷或者排雷。2.1 图纸尺寸与栅格别让默认 A4 坑了你的排版AD 新建原理图默认是 A4横向。小项目够用但只要你有 MCU 加一堆外设A4 很快就不够。我一般直接改成 A3Design Document Options 里或者直接在右侧 Properties 面板里改 Sheet Size。这里有个容易被忽略的点图纸尺寸和标题栏Title Block是绑定在模板里的。AD 默认模板是标准的那一套如果你公司有固定的图框要求比如项目编号、版本号、审核签字栏正确做法是做一个.SchDot模板文件然后 Preferences Schematic General 里把 Default Template 指过去。这样每张新图纸都自动带图框不用手动填。栅格方面我在原理图里坚持一个习惯所有器件引脚必须落在 100mil 的整数倍栅格上。原因很简单原理图里偏离栅格的引脚会导致连线出现斜线或者断点编译时提示未连接你盯着屏幕找半天找不到哪里断了。选中所有器件Edit Align Align to Grid再重新连一遍这个问题能根治。2.2 元件库的三种来源与统一命名规范AD 的元件来源无非三种官方自带库、厂商提供的库、自己画的库。我的建议是核心器件自己画通用阻容用官方库厂商库只做参考。为什么厂商给的综合库往往一个库文件塞几百个器件命名乱七八糟封装和符号的对应关系也没验证过。你从里面拖一个出来很可能封装是错的。自己画虽然费时间但每一个焊盘尺寸、每一个引脚编号都是你亲手确认过的这叫可控。画元件的时候有两条命名规范值得坚持符号名和实际型号严格一致比如TPS5430DDAR不要写成DC-DC_1这种。PCB 封装名带尺寸信息比如SOP-8_3.9x4.9mm_P1.27mm一眼能看出封装类型、体宽、脚距。封装库里的焊盘尺寸我一般按 IPC 的标准来算但有个经验修正手工焊接的板子焊盘长度在标准值基础上加 0.2~0.3mm方便烙铁头搭上去。回流焊的板子按标准来就行加长了反而容易连锡。2.3 编译与 ERC把错误扼杀在原理图里原理图画完别急着同步到 PCB。先做两件事编译工程和跑 ERC。编译是 Project Compile PCB Project。编译之后Messages 面板会跳出一堆提示。这里面分三类Error必须改、Warning要判断、Info基本可以忽略。常见的 Error 是Duplicate Pin Number比如你画封装时两个引脚编号都是 1还有Net has only one pin孤立网络通常是某个器件没连上。ERCElectrical Rules Check在 Project Options Error Reporting 里配置。这里最值得改的是未连接引脚的检查级别。默认情况下芯片上那些悬空的 NC 引脚会报 Warning一堆红字看得人心烦。正确做法是给这些引脚手动放置通用 No ERC标记快捷键 P, V, N放上去之后 ERC 就不会再报。这不是掩耳盗铃而是明确告诉工具我知道这个脚是空的别管它。Connection Matrix 那一页也建议扫一眼。它是用来定义什么样的连接算合法的比如 Output 接 Output 默认是 Error但如果你确实要两个输出脚并联就需要在这里放宽规则。改之前先想清楚电气上是否真的允许别为了消错误而改规则。注意编译和 ERC 通过不等于原理图没问题。工具只能查电气规则查不出这个电容应该放 100nF 但你写了 10uF这种逻辑错误。关键电路建议拉个人对一遍或者自己隔一天再看一遍。原理图定稿之后才轮到最让人期待也最容易出事的环节同步到 PCB。3. 原理图到 PCB 的同步封装映射与 ECO 执行从原理图跳到 PCB 这一步AD 的机制是生成工程变更指令ECO然后按指令逐条执行。理解了这个机制你就能明白为什么有时候同步会失败、有时候会多出来一堆莫名其妙的东西。3.1 封装管理器一次把封装问题理干净同步之前必做的是封装检查。Tools Footprint Manager这个工具会把原理图里所有元件列出来显示每个元件当前指定的封装以及这个封装在当前可用库里能不能找到。我见过最常见的报错是Footprint Not Found。原因通常有三种封装名拼写和库里不一致、库没有安装到当前工程、封装画在了别的库里但没加载。Footprint Manager 里可以直接给元件重新指定封装也可以批量替换——比如把所有 0603 电阻统一改成R0603。这一步做完再回头看一遍封装是否正确。这里能省下的时间比后面在 PCB 上改封装省得多。曾经有个项目我把一颗 QFN 芯片的封装选成了镜像版本PCB 上焊盘全反了一直到打样前才发现只能推翻重摆。从那以后封装管理器成了我同步前的固定动作。3.2 执行 ECO 的正确姿势同步有两种走法在原理图里点 Design Update PCB Document或者在 PCB 里点 Design Import Changes From。前者更常用。弹出的 ECO 对话框里会列出所有待执行的操作大致分几类Add Components新增元件、Add Nets新增网络、Add Component Classes新增类、Remove 系列删除、Change 系列修改。我的习惯是先 Execute让 AD 把所有变更一次性做完再回头逐条看 Messages。有一个细节ECO 里的 Add Rooms 我通常会在执行前取消勾选。Room 是 AD 给每个原理图页生成的一个矩形区域本意是把同页器件圈在一起方便布局。但这个功能在复杂工程里非常碍事——你删掉它下次同步它又冒出来。正确做法是在 Project Options Class Generation 里关掉 Generate Rooms或者干脆在 ECO 里不勾选这一项。同步完成之后PCB 右下角会出现一堆叠在一起的元件。这时候别急着摆先按快捷键T, G或者 View Fit All把视野拉全再进入布局环节。3.3 Room、器件摆放与布局思路布局是整个 PCB 设计里最考验经验的部分。我的基本流程是先定接口再定核心最后塞外围。第一步把连接器、按键、指示灯这些要跟外壳配合的器件先放到板边位置按结构图来。这一步定错了后面布线再漂亮也是白搭。第二步放核心器件。比如电源项目里先放 DC-DC 芯片、电感、输入输出电容让它们的相对位置尽量贴合原理图上电流的路径。布局的本质是让电流走最短、回路面积最小。第三步外围的小器件按功能就近摆放。去耦电容必须贴着芯片电源脚放距离越近越好一般不超过 2mm。晶振靠近 MCU负载电容对称放在两侧晶振下方尽量不要走线。这里分享一个排列技巧选中一堆器件按 T, O, L / R / T / B 可以快速左对齐、右对齐、顶对齐、底对齐按 T, O, H / V 可以水平或垂直等间距排列。比手动拖快十倍而且对齐精度是线性的不会有半个 mil 的偏差。布局阶段还有个心理陷阱很多人一开始就把器件摆得看起来很整齐结果布线时发现处处需要绕。正确的顺序是先按电气关系摆布线走通之后再做美观微调而不是反过来。4. 层叠与设计规则把能画变成能造布局定下来接下来是整块板子的地基——层叠结构和设计规则。这两样东西一旦定好就很少改但定错了会直接影响成本和信号质量。4.1 层叠管理器里的四层怎么分配Design Layer Stack Manager 是 AD2022 的层叠配置入口。两层板大家都知道顶层走信号底层走信号加快铺地。四层板就要认真排一下了。主流四层方案有两种方案顶层内层1内层2底层特点信号-地-电源-信号SignalGNDPWRSignal阻抗可控通用性强信号-地-信号-电源SignalGNDSignalPWR内层走线多但电源阻抗稍高绝大多数场景选第一种。原因是内层的地平面完整、不被割裂能提供稳定的参考和良好的回流路径。第二种方案只有在布线密度特别高、两层走不完的时候才考虑代价是电源平面被信号层夹着去耦效果会打折扣。层厚设置上常规四层板的总厚 1.6mm芯板Core和半固化片Prepreg的分配要跟板厂确认。常见的分配是顶层到内层1 之间 0.2mm 介质内层1 到内层2 之间 1.0mm 芯板内层2 到底层 0.2mm 介质加上铜厚。这个数据不要自己猜直接问板厂要他们的标准层叠表不同厂家的压合能力不一样用通用值可能最后阻抗对不上。4.2 电气规则与间距规则设计规则在 Design Rules 里。规则条目看着多真正天天用的是这几条Clearance间距是最核心的一条。默认 10mil 是个折中值实际项目中我会分场景设置普通信号对信号 6~8mil信号对电源 10mil高压部分单独建一条规则间距按爬电距离要求来220V 交流一般要求 2mm 以上。Width线宽后面单独说。Short-Circuit短路默认是禁止的除非你明确要短接两个网络否则别动它。Via过孔规则里设过孔尺寸。常规过孔 0.3mm 孔径、0.6mm 外径这个尺寸绝大多数板厂不加价。想做更小的 0.2mm 孔先确认板厂工艺能力不然报过来一堆加价。4.3 线宽规则与电流承载的换算线宽到底该走多粗这个问题我被问过无数次。答案不是越粗越好而是按电流算留余量。工程上常用的估算是基于 IPC-2221 的经验公式简化之后可以给出一张参考表。以 1oz 铜厚约 35μm即 1.37mil、允许温升 10℃ 为前提线宽外层大约载流能力10 mil0.25mm0.9 A20 mil0.5mm1.5 A30 mil0.76mm2.0 A50 mil1.27mm2.8 A100 mil2.54mm4.7 A这只是外层数据内层因为散热条件差同样线宽大约只能承载外层的 50%~60%。所以我一般会给电源网络单独建一条规则外层 30mil 起步内层 60mil 起步。举个实际例子一个 5V/3A 输出的电源走线按上表至少要 50mil 才够。如果空间不够有三条路加粗铜厚到 2oz、多开几个过孔把电流分到其他层、或者干脆用铺铜代替走线。铺铜是最省空间的方案一块铜皮承载几安培很轻松前提是铜皮要连到正确的网络并且有足够的过孔把上下层连起来。注意过孔的载流能力同样有限。一个 0.3mm 孔径、0.6mm 外径的普通过孔大约只能过 1A 左右。大电流路径上要多放几个过孔并联一般按每个过孔 0.8~1A 保守估算。4.4 制造类规则孔尺寸、丝印到阻焊除了电气规则Manufacturing 类的规则也不能忽略。最要紧的两条Hole Size设最小孔径和最大孔径。低于板厂能力的最小孔会被判为不可制造DRC 会直接报错。Silk to Solder Mask丝印到阻焊的间距默认可能是负值也就是允许丝印压在焊盘上。这个一定要改成正值一般 4mil 左右。原因是丝印压在焊盘上焊接时会被锡覆盖导致丝印看不清楚更严重的是有些工厂会因此判定为设计缺陷。改完这些规则就可以开始走线了。5. 布线现场的判断走线策略、铺铜与差分对规则定好之后布线就变成了一件按规则执行的事。但规则管的是尺寸管不了策略。走线的顺序、方向、回路这些只能靠人判断。5.1 交互式布线与走线策略AD 的交互式布线快捷键是P, T。走线的时候按 Tab 可以临时改线宽、过孔尺寸、布线层。空格键切换走线拐角模式直角、45 度、圆弧等我一般用 45 度加工性好、阻抗突变小。布线顺序我遵循一条原则先关键后普通先密集后稀疏。关键信号包括时钟、差分对、复位、模拟信号这些线要先走走到哪里其他线就得让路。普通 IO 和电源线后走可以灵活绕行。同一层内信号线尽量同向走减少平行走线的长度。如果两组信号必须长距离平行中间加一条地线隔开或者拉开到 3 倍线宽以上的间距能有效降低串扰。5.2 铺铜与过孔缝合铺铜在 AD 里用Place Polygon Pour快捷键 P, G。铺铜有两个作用提供低阻抗的地回路以及辅助散热。铺铜有几项设置必须注意Net 一定要选对网络通常是 GND。选错了等于在板上放了一块巨大天线。Remove Islands要打开否则会有孤立的铜皮碎片挂在板上这些碎片既没连接又有寄生电容。Hatch 还是 Solid一般用 Solid散热和回路效果最好Hatch 主要用于柔性板或者对重量有要求的场合。Pour Over 设置默认是Pour Over All Same Net Objects这样铺铜会自动连到同网络的焊盘上。铺完铜还有个动作叫过孔缝合Via Stitching。就是在铺铜区域里打一圈过孔把顶层和底层的铜皮连起来。工具可以自动做Tools Via Stitching/Shielding Add Stitching to Net选 GND 网络设置间距和过孔尺寸一键生成。过孔缝合能显著降低地阻抗尤其是高频板子这一步不能省。5.3 差分对与等长差分信号处理在 AD 里分两步先在原理图上定义差分对然后在 PCB 里用差分布线工具。定义差分对有两种方式在原理图里用差分对符号P 和 N 后缀或者在 PCB 里通过 Design Classes 手动指派。推荐在原理图里定义这样同步之后 PCB 里自动就有差分组不用手工维护。差分布线的关键参数是线宽、间距、目标阻抗。以常见的 USB 2.0 为例90Ω 差分阻抗在常规四层板上线宽 6mil、间距 6mil 大概能凑到目标值附近——但具体数值必须用层叠管理器里的阻抗计算器算跟介质厚度和介电常数强相关不能照抄。走差分对的时候两条线要尽可能等长、等距、同层。换层的时候两条线要同时换换层过孔位置要对齐。这些细节做不好共模抑制能力就没了差分对的优势直接归零。6. DRC 复检与生产文件输出线走完铜铺完看着挺像那么回事了。但这时候的板子还不能发出去得先做 DRC设计规则检查。6.1 DRC 跑之前先做的三件检查直接跑 DRC 容易得到一屏红字改起来很痛苦。我一般先手动做三件事第一件目视检查未布线网络。在 PCB 面板里Net 那一栏会显示每个网络的走线状态未连接的会标记出来。或者用 Tools Un-Routed Net一步定位。前提是新板子老板子改板的时候要小心误判。第二件检查丝印。位号有没有压焊盘、有没有超出板框、有没有方向标。这些 DRC 不一定报但影响可读性。第三件检查板框。板框必须画在 Mechanical Layer 或者 Keep-Out Layer 上闭合无缺口。板厂是按板框切割的缺一个口子可能就切错了。这三件事做完再跑 Tools Design Rule Check。DRC 报告是 HTML 格式点进去逐条看。我的原则是 Error 必须清零Warning 要逐条确认原因。有些 Warning 是假报警比如丝印和焊盘距离 3.9mil 而规则设了 4mil这种看一眼确认没风险就可以过。6.2 Gerber 与钻孔文件生产文件的核心是 Gerber 和 NC Drill。传统做法是 File Fabrication Outputs Gerber Files逐个设置层、精度、单位。但我不推荐这么干理由很简单每次出文件都要重复设置容易漏层。更稳妥的做法是用OutputJob.OutJob。File New Output Job File然后在里面添加 Fabrication Outputs 下的 Gerber、NC Drill、BOM、Pick and Place一次性配置好。以后每次出文件只要点一下 Generate所有输出自动生成到指定目录。Gerber 输出有两项参数要确认格式选 RS-274X这是通用格式板厂都认。单位选 mm精度 4:4 或者 4:6跟板厂确认国内一般 4:4。钻孔文件里要区分通孔和盲埋孔如果有并且在输出时勾选Generate separate files for plated/non-plated holes否则金属化孔和非金属化孔混在一起板厂不好处理。6.3 BOM、坐标文件与 OutJobBOM 从原理图导Reports Bill of Materials。导出来的表要包含位号、数量、型号、封装、厂家、备注几列。位号那一列一定要按字母顺序排序方便贴片厂核对。坐标文件Pick and Place用于 SMT 贴片File Assembly Outputs Generates Pick and Place Files。要确认坐标原点的位置——通常是板子的左下角跟板厂和贴片厂保持一致避免偏位。最后把所有文件打包Gerber 压缩包、钻孔文件、BOMExcel、坐标文件CSV、还有一份简单的加工说明板厚、铜厚、表面处理、阻焊颜色。加工说明虽然板厂不强制要但写清楚能省很多来回确认的时间尤其是阻焊颜色和表面处理这两项漏写的话默认出来的可能不是你要的。7. 几个高频问题的排查链路前面走完是一条完整流程但实际操作里真正耗时间的往往是卡在某一个具体问题上。下面挑几个出现频率最高的把我自己的排查思路完整写出来。7.1 器件点不中这个问题几乎每个 AD 用户都遇到过明明看到那个器件在屏幕上鼠标点上去就是选不中。排查链路是这样的第一步看选择过滤器。AD 右下角有个 Selection Filter 面板如果里面只勾了 Tracks 没勾 Components那你当然点不中器件。第二步看器件是否被锁定。双击器件在 Properties 面板里有个 Locked 选项勾上了就只能通过 PCB 面板选中不能直接点。第三步看是否被别的对象盖住。比如器件被一块铺铜完全覆盖鼠标点在铜皮上选中的是铜不是器件。这种要么先把铺铜隐藏Layers 面板关掉对应层要么用 PCB 面板按位号选。第四步看是否在过滤器里有查询语句。有时候从别人那拿来的工程装了自定义的 Filter只显示部分网络其他器件被过滤掉了。按 ShiftC 清除过滤器试试。7.2 丝印上不显示位号另一个高频问题PCB 上元件的位号R1、C2 这种不见了。原因通常是位号的 Visible 属性被关了。双击器件在 Properties 面板里找到 Designator 那一栏看 Visible 有没有勾上。如果是批量丢失的可以用 Find Similar Objects 把所有器件的位号属性统一打开。还有一种情况是位号被放到了非丝印层。AD 里位号默认应该在 Top Overlay 或 Bottom Overlay 层如果被误放到机械层Gerber 输出里就不会出现在丝印上。检查方法选中位号看 Properties 面板顶部的 Layer 是哪一层。顺带说一句如果想让丝印上同时显示位号和元件型号有两种做法一是手动加一个 Text内容填型号放到丝印层二是在器件属性的 Comment 字段里填型号然后把这个字段设为可见。第二种更规范但要注意 Comment 太长了会超出器件范围需要调整字号和位置。7.3 外部格式互转的边界在哪最后一个问题关于不同 EDA 工具之间的文件互转。这个话题被问得很多我按实际情况说清楚边界。Gerber 转 PCBAD 有 CAM 编辑器能导入 GerberFile Import Gerber但导入之后你得到的是一堆没有网络、没有器件属性、没有层的逻辑关系的图形。也就是说你能看到焊盘和走线的形状但没法在上面继续布线和跑 DRC。这个功能主要用于对照检查比如板厂反馈说少了一层你把 Gerber 导进来看看到底是哪个文件出问题。想靠它还原工程是不现实的。Allegro 与 AD 之间AD 自带的 Import WizardFile Import Wizard支持直接导入 Allegro 的.brd文件但前提是机器上装了对应版本的 Allegro因为 AD 要通过 Allegro 的接口去读文件。反过来把 AD 的 PCB 转到 Allegro没有直接通道一般走ODB 或 IPC-2581这两种中间格式或者导 Gerber 进去当参考。PADS 转 AD同样在 Import Wizard 里支持 PADS 的.asc或.pcb格式。转了之后网络一般能保留但封装可能需要重新映射。这些跨格式操作的共同点是转过来的文件只能当作参考起点不能指望它跟原工程一模一样。层命名、规则、类定义这些东西基本都会丢。我的建议是如果只是要看一眼别人设计的板子导入 Gerber 或者转个 ODB 看 3D 就够如果真要接手继续设计最靠谱的还是拿到原始工程文件或者干脆照着重新画一遍——有时候重画比重整一个转过来的烂摊子还快。这块内容我自己踩过的坑是有次接到一个从其他工具转过来的板子网络名全变成了一串随机数字规则也全丢了最后只能对着原图重新建网络、重新设规则花的时间比从零开始还多。从那以后我判断一个项目要不要接第一件事就是问对方有没有原始工程文件。最后分享一个我自己一直在用的小习惯每次出完生产文件我会把整个工程目录再复制一份重命名带日期比如PowerBank_V1_20250401。板子打样回来之后如果发现问题需要改版改的是当前工程历史版本原封不动留着。这样万一改坏了随时能退回去。AD 自带的版本控制功能也能做这事但一个老老实实的文件夹拷贝有时候比任何工具都可靠。