上周帮一个做电源模块的朋友收拾他的 OrCAD 工程打开一看位号里躺着三组重复的 R1、C1Design Cache 中同名不同图的元件堆了四十多个变体导出的 PDF 打开只有第一页有内容。这种场面我见得太多了。OrCAD 这套工具本身不算难难的是它把大量决定权交给你同时又对很多操作保持沉默——你点一下自动编号它不会告诉你具体哪些位号被动过你把原理图另存一份它也不会提醒你库里的封装属性已经过期。这篇笔记整理的是我这几年在 OrCAD Capture 上做原理图设计时攒下来的使用技巧覆盖从建工程、管元件库、锁位号、跑 DRC、导出网表和 PDF一直到和 PCB 端双向关联的完整链路。写的都是能直接上手复现的操作以及那些只有踩过坑才知道的细节。不管你是刚接手第一块板子的新手还是已经画过十几个项目但一直被位号重编和关联失败困扰的熟手应该都能从里面挑到几条能马上用的东西。1. 先把工具链的分工理清楚后面少走一半弯路1.1 Capture、PSpice、PCB Editor 各管什么很多人一上手就把 OrCAD 当成一个软件实际上它是几个组件的集合各有明确边界。OrCAD Capture含 CIS 版本负责原理图输入产出的是逻辑连接关系和一个叫.dsn的设计文件它本身不关心你的板子长什么样。PSpice 负责仿真它在原理图的基础上叠加激励源和仿真模型跑瞬态、交流、直流扫描。PCB Editor也就是大家习惯叫的 Allegro负责物理实现它接的是网表然后做布局布线、叠层、阻抗和制造输出。理解这条链路的意义在于一旦你在原理图阶段把逻辑关系搞错了后面两个环节全部白做。我见过太多人为了赶进度原理图不跑 DRC 就直接导网表开画结果板子画到一半发现网络标号写错、某条电源网络没连上返工的代价是几千块的打样费和两周时间。所以我的习惯是任何一次导出网表之前DRC 必须跑到零致命错误这条规矩不打折扣。顺带说一下版本问题。目前还在大量使用的是 16.6 和 17.2 / 17.4 这几个分支界面差异不小。17.2 之后把 PDF 导出做成了原生菜单项16.6 时代还得靠打印驱动绕一圈。如果你接手的是别人留下的老工程先确认版本号再动手跨版本打开.dsn本身是兼容的但库和 PCB 端的关联配置文件不兼容这是后面第 5 节要重点讲的坑。关于网上流传的老版本安装包我的建议很明确尽量走正规授权渠道学校、公司一般都有教育或商业授权可以用。来路不明的安装包里面夹带什么谁也说不准为了省几百块把整个工作环境搭进去不划算。真要用旧版本复现别人的工程优先考虑虚拟机隔离。1.2 什么规模的项目适合拿 Capture 当主力说实话Capture 不是那种“点开就能用得很爽”的工具它的强项在于层次化设计、属性驱动的元件管理和与 PCB 端的紧密耦合。如果你的板子只有几十个元件、纯手工焊接、不需要版本管理说实话用任何一款轻量工具都行。但只要出现下面任意一种情况Capture 的优势就会立刻体现出来元件数量超过 300 个需要按功能模块分页管理并且模块之间通过层次块Hierarchical Block复用需要给每个元件挂一整套自定义属性比如物料编码、供应商、替代料、耐压等级后续要导出成 BOM 给采购一个项目要出多个硬件变体比如同一套主板配不同数量的接口靠 DNP不贴装属性来控制设计和 PCB 是两个人分工需要频繁地正标、回标、交换位号和网络。我自己的判断线大概在“元件数超过 200 且需要 BOM 管理”这个位置。低于这个量级我有时也会图省事用更轻的工具但只要涉及多版本迭代我还是会回到 Capture因为它的属性体系能撑住长期维护。这个选择背后的逻辑很简单原理图的真正价值不在图本身而在图背后那套结构化的数据。图可以重画数据丢了就得靠翻聊天记录找回来。2. 工程与元件库地基没打好后面全是返工2.1 新建工程时那几个默认选项要改新建工程的入口是File New Project弹出的对话框里会让你选工程类型。做纯原理图加 PCB 的话选PC Board Wizard它会问你“Create a blank project”还是“Create based upon an existing project”。前者给一张空白图后者让你指定一个已有的.opj或.dsn作为模板。我的建议是第一个工程老老实实选空白然后把模板慢慢养出来别一上来就抄别人的模板你根本不知道对方在模板里改了什么默认值。建完之后有一批默认参数必须手动调这些是新手最容易忽略、后期最难受的页面尺寸。默认图纸是 Letter 或 A4画大图会非常挤。在项目管理器里选中.dsn根节点右键打开Design Template或者对单页设置Schematic Page Properties把 Page Size 改成 A3 甚至 OrCAD 的 C/D 幅面。我一般用 A3既有足够空间打印成 A4 也还看得清。栅格Grid。默认栅格可能是 0.1 英寸画高密度数字电路时建议切到更细的栅格但注意连接线必须落在栅格上否则会出现“看起来连上了、实际没连上”的隐形断线这是最阴险的一类错误。标题栏。Design Template里面可以指定 Title Block 和它依赖的符号库路径。路径千万别用中文和空格这个问题在导出网表和关联 PCB 时会集中爆发后面细说。自动保存。Options Preferences里的 Auto Save 间隔默认是 30 分钟建议改成 10 分钟。Capture 崩溃起来是不打招呼的我曾经丢过一整个下午的连线工作。顺带一个很小的技巧把这套设置全部调好之后用File Save As把工程存成一个空模板以后新项目直接“Create based upon an existing project”选它。这比每次重调省事得多也避免了团队里几个人图纸风格五花八门。2.2 把原理图里的元件回存到库里的三种做法“怎么把原理图里画好的元件加回库”这个问题被问到的频率极高核心原因是很多人一开始直接从别人的图里复制元件用结果自己的库是空的下次再想用又找不到。这里有三条路按场景选第一种从 Design Cache 复制粘贴。在项目管理器底部展开Design Cache这里存着当前设计用到的所有元件。选中目标元件CtrlC然后打开一个.olb库文件File Open Library在库的根节点上选中CtrlV。这条路最快但有个前提Design Cache 里的元件必须是完整的如果它本身是从别人的图里带过来的“残缺品”粘贴过去一样是残缺的。第二种直接从原理图上选中元件回存。在图纸上框选元件同样CtrlC切到库文件里粘贴。效果和第一种差不多但更直观适合一次性往库里搬十几个元件。第三种通过更新缓存反向同步。如果库里的元件被改过比如改了引脚名而图里还是老版本在 Design Cache 里选中该元件右键Update Cache或者反过来用Replace Cache把库里的新版本推回图里。这里的关键区别是Update Cache是拿图上的版本覆盖缓存Replace Cache是拿库里的版本覆盖图上的方向完全相反点错了就是灾难。我建议在动这两个命令之前先备份.dsn。提示往库里搬元件时一定要顺手把PCB Footprint、Value、Part Number这几个关键属性填全。库里缺属性画图时就要一个个手工补几百个元件补下来人会麻。还有一个容易被忽视的问题元件名重名。从不同来源搬进来的元件经常出现同名不同结构的情况比如都叫RES但一个引脚间距是 0.1 英寸、一个是 0.05 英寸。粘进同一个库里会互相覆盖。我的处理方式是给元件名加来源后缀比如RES_0603_HW、RES_0603_VN虽然丑但至少不会认错。2.3 Design Cache 与库不一致时的排查顺序当你在图上看到某个元件的引脚和库里的对不上或者更新库之后图上没变化按这个顺序查先看 Design Cache 里该元件是不是处于被修改状态图标上通常有小标记检查.olb和.dsn是不是在同一个工程目录下引用路径有没有断确认.dsn有没有被别的目录下的同名库“抢注”——Capture 会在多个搜索路径里找元件路径顺序错了就会加载错库。这个第三点特别隐蔽。我遇到过一回图里一个运放的引脚定义怎么改都不生效最后发现Options Preferences Library里的搜索路径顺序有问题工程目录下有个同名的旧库排在前面。把路径顺序调对问题立刻消失。所以我现在的习惯是每个工程目录下只放这一个工程专用的库通用库统一集中到一个不含中文和空格的公共目录减少歧义。3. 画图阶段位号锁定与批量编辑的实操3.1 位号不想被重编到底该怎么锁这是被问得最多、也最容易误解的一个点。先给结论Capture 没有“一键锁死全部位号”的开关它的编号逻辑是由操作范围和增量策略共同决定的你需要组合使用几种手段。下面是我实际在用的四套方案按“锁得有多死”排序。方案一用增量的方式编位号从源头避免重编。打开Tools Annotate在 Scope 里选 “Update entire design” 或 “Update selection”Action 里一定选Incremental reference update而不是Unconditional reference update。前者的语义是“只给还没有位号显示为 R?、C?的元件补号已有的位号一律不动”后者的语义是“全部推倒重来”是灾难性的。很多人位号被重编就是因为手滑选了后者。方案二把范围限定成选区。在 Action 选增量的基础上把 Scope 改成 “Update selection”然后只框选这次新加的那部分元件。这样即使设计里有几千个元件操作范围也只有十几个物理上不可能影响到其他部分。这是我做改版时最常用的组合。方案三用属性表的 Lock 列护住关键属性。打开属性编辑器选中元件按CtrlE右键表头选择添加列找到Lock这一列给需要保护的行打上勾。这里必须说清楚它锁的是属性值不被Update Properties之类的操作覆盖并不能阻止 Annotate 重编位号。所以它的用途是保护物料编码、封装名这类属性而不是保护位号。这个区别我见过太多人搞混以为勾了 Lock 就万事大吉。方案四物理隔离把定版部分当成只读。做法是把已经定版的功能模块放在独立的层次块或独立页面里后续只对新增页面做位号操作。如果团队协作甚至可以把定版块单独导出一份只读的参照工程。这属于流程层面的约束虽然笨但最可靠。注意无论用哪种方案批量改位号之前先把.dsn另存一份带日期的备份。我一般命名为xxx_20240612_before_annotate.dsn。真出了事五分钟就能回退比事后慢慢找哪个位号变了要省太多时间。3.2 属性批量编辑CtrlE 的正确打开方式CtrlE打开属性编辑器是我在 Capture 里用得最频繁的快捷键之一。正确的用法是先框选一批同类元件比如全部电阻再按CtrlE这时弹出的是一个类似电子表格的界面每行一个元件实例每列一个属性。你可以像用 Excel 一样直接往下拖拽填充。几个实操要点筛选后再编辑。图纸上混着电阻电容的时候先用Edit Find或选择过滤器把同类元件挑出来再批量改。混着改很容易把某个属性写到不该有的元件上。值相同的属性可以整列复制。比如把一列PCB Footprint全部填成R0603直接选中第一个单元格往下拖比一个个填快十倍。列是可以自定义的。右键表头可以添加或隐藏列把Part Number、Manufacturer、Tolerance这些常用列固定出来做成自己的工作视图。改完记得核对。批量编辑最怕的是把某个原本有特殊值的元件一起覆盖了。我的做法是操作前先按某一列排序让特殊值的元件浮到最上面肉眼扫一遍再动手。举个实际例子。有一次我需要把整批去耦电容的Voltage属性从 16V 改成 25V涉及大约 60 个元件。做法是先按Value排序把 0.1uF 的那批挑出来CtrlE打开属性表定位到Voltage列整列改成 25V。整个过程不到两分钟。如果一个个点开属性对话框改一个小时都下不来。3.3 连线、镜像与页面的效率细节画图过程中有些小习惯长期下来能省大量时间镜像和旋转。选中元件后按R旋转按H和V做水平、垂直镜像。这几个键的具体映射在不同版本里略有差异建议在Options Customize里确认一遍然后把它变成肌肉记忆。镜像用得多的是运放和逻辑门摆成一个方向会好看很多。网络标号优于长走线。跨页连接一律用 Off-Page Connector 或全局网络标号别拉一根长线绕过半个图。长线在改版时是维护噩梦。电源符号的使用要统一。同一个电源网络在整张图里只用一种符号比如统一用 VCC_BAR 或者统一用带箭头的 VCC混用会造成“看起来是两个网络、实际是一个网络”的困惑。善用Edit Find的搜索范围。它可以搜网络名、位号、值、引脚名还能限定在整页、整个设计或指定层次块内。定位一个陌生工程里的某条电源网络这是最快的办法。交叉引用表。在层次化设计里Tools Cross Reference能生成一份“某个网络出现在哪些页”的清单。改版时先看这份表能避免漏改。还有一条关于页面组织的经验我习惯按功能分页而不是按元件密度分页。电源一页、主控一页、接口一页、调试一页。听起来是常识但我见过太多把整块板塞在一张 A2 图上的工程后期改版找一根线要找十分钟。分页带来的额外成本是需要管理页面间连接但这个成本远比返工低。4. DRC 与网表交付前必须过的两道关4.1 DRC 检查项怎么配才不白跑DRC 的入口是Tools Design Rules Check。打开之后有几个区域要设Scope检查范围选整个设计还是当前选区。改版时我通常先对整个设计跑一遍再对改动部分单独跑一遍确认。Mode里可以选生成报告还是清除已有标记。我这里有个习惯每次跑之前先清除旧标记否则新旧标记叠在一起误判率极高。Action 区域是重点这里决定了哪些规则会被真正执行。以下是几个必须打开的检查项检查项作用建议Check off-page connector检查跨页连接器是否有孤立或重复必开Check hierarchical port检查层次端口的匹配性有层次块时必开Check unconnected bus检查总线未连接用总线时必开Check single node nets单个节点网络报警必开能抓到大量漏连Check no driving source网络没有驱动源必开Check duplicate reference位号重复必开这是最致命的一类Check unconnected pins悬空引脚建议开但会有大量“有意悬空”的误报实际用下来“单节点网络”和“位号重复”这两项抓到的问题最多。前者通常是漏连或者误删了连接线后者就是前面说的位号管理没做好。至于“悬空引脚”它会把所有未连接的使能脚、备用脚全报出来如果设计里确实有大量有意悬空可以考虑关掉它靠人工检查代替。4.2 常见 DRC 报错的含义与处理跑完 DRC 会在工程目录下生成一个.drc报告文件双击可以在 Capture 里打开点报错行通常会跳转到对应位置。下面是几种我见得最多的报错和对应处理Duplicate Reference位号重复。这是最严重的一类。原因通常是增量编号没做好或者从别的图复制元件后直接用了。处理办法是在 DRC 报告里逐个定位然后重新做一次增量编号。注意如果这个报错是“同名不同页”的情况也可能是同一元件的多 Part比如双运放那属于正常现象需要确认元件本身的 Part 数量。Net has only one pin单节点网络。99% 的情况是漏连或者线没落在栅格上导致的隐形断线。处理办法是先确认栅格对齐再看这条网络的另一端是不是真的存在。有个技巧是选中该网络后按高亮看它到底连到哪些引脚上一目了然。No driving source无驱动源。常见于纯无源网络比如两个电阻对接形成的分压中点。这类报错如果是设计意图可以忽略如果是误报检查一下是否漏了电源符号或电源网络。Off-page connector not found找不到跨页连接器。通常是某页删了跨页连接但对面页面还留着引用的残留。处理办法是在两页里分别搜索该网络名把残留的那侧删掉。提示DRC 报告里的报错数量不等于问题数量。一个错误的连接可能同时触发三四个不同类型的报错。先按“位号重复”和“单节点网络”两类清干净剩下的往往会自动消失一大半这是提高排查效率的关键。4.3 网表导出的参数与落盘位置网表导出的入口是Tools Create Netlist弹出的对话框有好几个页签。做 PCB 的话选Allegro 页签勾选生成 PCB Editor 使用的网表格式。下面是几个必须确认的参数输出目录。默认通常是工程目录下的allegro文件夹。强烈建议保持默认不要自定义到别处因为 PCB 端导入时会按默认路径去读路径不一致是关联失败的头号原因。网表文件名。通常会自动生成几个文件包括描述网络的.dat、描述元件的.dat、描述封装的.dat以及一个日志文件。这些文件是一整套缺一不可千万别只拷其中一个给别人。是否覆盖已有网表。改版时要注意旧网表不删干净会有残留的元件。我的习惯是每次导出前手工清空输出目录。导完之后第一件事是打开日志文件看有没有错误。日志里会列出所有因为缺少封装属性、缺少引脚映射而被跳过的元件。这些如果不管PCB 端就会出现“元件少了几个”的情况而且很难往回追。我一般会在日志里搜 “error” 和 “warning”warning 至少要全看一遍。5. 输出交付PDF 原理图、BOM 与 Allegro 关联5.1 导出一份能直接发给别人的 PDF出 PDF 的场景通常有两个给硬件评审同事看或者给生产、采购作为图纸归档。17.2 之后有原生的File Export PDF直接输出支持书签和层次结构。设置里有几个关键项输出范围。可以选整个设计、当前页或指定页范围。彩色还是单色。评审看彩色更直观归档我一般出单色打印省墨也更清晰。书签。勾上之后生成的 PDF 左侧会有一份按页面和层次块组织的目录几十页的图纸没有书签简直是折磨。分辨率。150 dpi 用于屏幕浏览足够要打印归档建议 300 dpi 以上。页面缩放。如果原图是 A3 而接收方要打 A4勾选“适应页面”否则右侧会被裁掉这是最常见的投诉点。16.6 及更早的版本没有原生导出只能走File Print在打印机列表里选 PDF 虚拟打印机然后勾选“打印到文件”。这条路一样能用只是书签功能基本没有页面顺序要自己控制。有个替代思路是先用打印生成一份分页的 PostScript再用工具合并但说实话折腾下来不如直接升级版本省事。注意出 PDF 之前记得把 DRC 标记、高亮、临时注释这些东西清掉。评审同事看到满屏红色标记会以为设计有问题沟通成本很高。5.2 与 Allegro 关联的两个方向“OrCAD 和 Allegro 关联不上”是个高频问题先把原理讲清楚Capture 和 Allegro 是两个独立进程它们之间不是实时数据库共享而是通过网表文件交换数据。所谓“关联”本质上是三件事正标原理图到 PCB、回标PCB 到原理图、以及可选的交互式选择。正标方向在 Capture 里导出网表然后在 Allegro 里用导入逻辑的菜单指定网表文件所在的目录。注意Allegro 读的是目录不是单个文件所以那几个.dat文件必须整整齐齐放在同一个目录里。这一步失败的原因八成是下面几个路径里有中文或空格。这是头号杀手。Allegro 对路径的容忍度比 Capture 低得多中文路径经常导致“文件存在但读不到”。封装名对不上。原理图里每个元件必须有PCB Footprint属性且值必须和 PCB 库里的封装名完全一致大小写和空格都不能差。引脚映射缺失。元件的符号引脚编号必须和封装的焊盘编号对应得上中间靠元件自身的引脚映射表来转换。如果符号是纯逻辑符号引脚只有 1、2、3而封装是实际的 BGA 球号就必须提供映射关系。版本不匹配。16.6 的网表格式和 17.x 的格式不完全通用混用会出现莫名其妙的解析错误。回标方向板子画完之后在 Allegro 里交换了门电路或者调整了引脚分配需要把结果同步回原理图。做法是在 Allegro 里导出一份交换文件然后在 Capture 里用Tools Back Annotate读入。这一步最需要注意的是回标文件必须由当前这一版 PCB 生成用旧文件回标会把过时的信息推回原理图造成更难排查的不一致。交互式选择点原理图高亮 PCB 上的对应元件是另一个独立功能需要在两端都开启对应选项而且依赖进程间通信对环境的稳定性要求比较高实际用起来时灵时不灵。我个人的做法是不依赖交互工具改用位号手工定位虽然慢一点但稳定尤其做远程协同时更靠得住。5.3 BOM 落到 Excel 里怎么做导出 BOM 的方式取决于你用的是不是 CIS 版本。非 CIS 版本用Tools Reports选 Bill of Materials生成一份分隔符文本用表格软件打开后做数据透视就能得到“元件种类 数量”的汇总表。这里有个关键设置汇总的分组字段要选对。默认是按元件名分组但对生产来说真正需要的是“同值同封装同耐压”合并成一行所以分组字段要加上 Value、Footprint、Tolerance 这几列。CIS 版本会更省事它本身挂了数据库可以直接导出带物料编码和供应商信息的表甚至能把替代料一起带出来。代价是前期建库的工作量很大适合团队长期使用。一个很实用的小技巧导出的 BOM 里位号那一列通常是逗号分隔的一长串在表格软件里用分列功能拆开再用计数函数就能自动算数量。这样即使后面手工调整了元件只要重新导出一次就能对上新数量比手工数靠谱得多。6. 常见问题速查最后把高频问题整理成一张表方便直接对号入座现象最可能的原因处理办法位号被全部重编编号时选了非增量模式重新做增量编号并从备份恢复图里连好了但网表里没有连线未落在栅格上检查栅格设置并重新连线导出 PDF 只有一页页面范围设置错误选“整个设计”而非“当前页”Allegro 导入网表报错路径含中文或空格移到纯英文路径重试元件在 PCB 上缺失缺少封装属性或引脚映射检查日志文件里的错误条目库里元件和图里不一致缓存未更新或库路径冲突检查缓存的更新方向核对库搜索顺序批量改属性后部分元件错了未先排序筛选从备份恢复按列排序后重做回标后原理图更乱用了过期的回标文件重新从当前 PCB 导出回标文件排查这类问题的通用思路是从数据流的上游往下找先确认原理图本身是否自洽DRC 通过再确认网表是否正确生成日志无错误最后才怀疑 PCB 端的设置。绝大多数“关联失败”的问题根子都在原理图阶段而不是两个工具的通信上。7. 一些长期积累下来的习惯做原理图这件事工具的操作技巧其实只占三成剩下七成是流程习惯。这几年我最深的一个体会是把“可维护性”当成第一优先级而不是把“画得快”当成第一优先级。一张三天画完、但改一次要花两天的图和不上一张五天画完、改版只要半天的图。具体到操作上我现在固定做这么几件事每个工程目录下只放自己的库绝不用网络路径引用元件库每次动位号之前先做带日期的备份元件属性在放进库的那一刻就填全不留到画图阶段补DRC 每次导出前必跑绝不跳过。这几条听起来啰嗦但它们让我在过去两年里没有出现过一次因为原理图问题导致的板子返工。还有一点是关于老项目的。如果你接手的是别人留下的工程先别急着改花半小时做三件事跑一次完整 DRC 看有哪些历史遗留问题、导出一次 PDF 通读一遍结构、检查一下库的引用路径是否还在。这三步做完你对这个工程的健康度就有了基本判断后面改起来心里有底。工具本身会一直更新菜单会挪位置快捷键会变但“数据结构先行、可追溯、可回退”这套思路不会过时。我见过用 16.6 做得比用最新版还规范的人也见过版本最新但图纸一塌糊涂的人。真正决定交付质量的是你怎么组织那些数据和流程。