简介面向使用Allegro Cadence进行电子线路设计的工程师与PCB设计人员这份常见问题速查文档围绕原理图与PCB协同、网表导入、约束管理及第三方文件转换等高频环节梳理可落地的解决思路适合具备一定板级设计基础、希望减少返工与误操作的技术人员。压缩包内共1个docx文件大小约4.24MB内容以问题分类与操作要点组织便于按设计阶段检索查阅。目前已有1023人学习说明其在Cadence使用群体中具有一定参考价值。读者可从中获取焊接掩膜、焊盘大小、BOM生成、线宽间距与区域规则、差分及约束集设置、分段等长、泪滴与边框倒角等具体设置方法也能看到Altium Designer PCB与Cadence互转、库文件导入管理、显示窗口与原理图保存异常等案例的处理路径并借此建立较系统的排错与规则优化思路。1. 一块板子连错三根线之后我为什么把这份 Allegro Cadence 问题清单当“案头手册”画板子最怕的不是不会是“明明记得在哪设过真到用时死活翻不出来”。上个月帮人救一块四层板网表导进来器件全灰、飞线一根不显示查了半天是库路径里多了个反斜杠紧接着布线时改单位走线全乱套重建规则又花了小半天。这类问题单看都不难难在它们散落在导入、约束、封装、出图各个角落没人给你编成索引。这份《Allegro Cadence 常见问题及解决方法》干的就是这件事——把网表导入、约束管理、焊盘泪滴、分段等长、原理图与 PCB 关联这些高频卡点按操作链串起来配上具体步骤和参数建议。它适合已经能画简单板、但一碰约束和库管理就心里没底的人也适合带新人时拿来当排查清单。2. 网表导入与库路径从“器件全灰”到飞线归位2.1 为什么导入网表经常第一步就翻车Allegro 的网表导入不是“打开文件”那么简单它同时要干三件事解析网表里的器件位号与封装名、到指定库路径里找对应的.dra/.psm文件、把逻辑连接映射成板级飞线。任何一环对不上结果就是器件放进来但焊盘是灰的、飞线不显示或者干脆报一堆Could not find padstack。血泪经验是报错别急着关Allegro 的导入日志里会逐条列出“哪个封装没找到、去哪个路径找的”顺着日志改路径比瞎试快十倍。原料里提到的“网络隐藏导入网表”和“File-import-logic 指定库路径”本质是同一件事的两面导入前先把库路径配对导入后再处理网络显示。很多人顺序搞反——先导入再补路径结果器件已经以空封装落地补完路径还得重新导一遍。常见做法是路径先设、网表后导、飞线最后调。2.2 导入网表的标准操作链下面这套流程我一般按顺序走每一步都对应一个可检查的落点。# 1. 设置库路径Setup - User Preferences - Paths - Library # 在 padpath / psmpath 里逐条添加封装库目录注意 # - 每条路径独立一行不要用分号串在一起 # - 路径结尾不要带反斜杠Windows 下容易解析成转义字符 # - 库目录层级不要太深中文路径一律避开 # 2. 用文本方式确认网表内容导入前先看一眼 # 打开 .txt 网表检查关键段落 # !PACKAGES 段每一行是 位号 封装名 # !NETS 段每一行起是网络名后续是连接点 # 封装名必须和库里的 .dra 文件名严格一致大小写不敏感但别赌 # 3. 导入逻辑网表File - Import - Logic # 对话框里选 Design 页签Netlist format 按来源选常见是 pstxnet.dat 或 .tel # 勾选 Create user-defined properties 前先想清楚属性多会拖慢后续操作代码块里的三步对应三个检查点路径设完去Setup - User Preferences里回读一遍确认没有多余反斜杠网表用文本编辑器打开扫一遍!PACKAGES段看封装名有没有空格或后缀差异导入后用Display - Show Ratsnest确认飞线是否归位没归位就去看导入日志最后二十行。参数上最容易被忽略的是padpath和psmpath的区别——前者找焊盘文件.pad后者找封装文件.dra/.psm两个都要设少一个就报“找到封装但焊盘缺失”。提示导入日志默认输出到当前工作目录下的netin.log报错关键词搜ERROR和not found比在对话框里翻快得多。2.3 原理图与 PCB 关联的两种同步方式原理图改完怎么同步到板子常见两条路一是重新导出网表再导入全量二是用Design - Update Layout做增量对比。前者稳但会重置部分手动调整后者快但依赖原理图工具与 Allegro 的版本配套。我一般这样选器件增删超过五个用全量导入只改了连接关系用增量。增量同步前务必先存盘同步后跑一遍Tools - Database Check勾选Check shape和Check DRC把同步过程产生的临时错误清掉再继续布线。原料里“原理图和板子关联”被单独拎出来就是因为这里翻车往往不是同步失败而是同步完带着一堆隐藏 DRC 继续画后面越查越乱。3. 约束管理线宽、间距、差分和区域规则怎么串起来3.1 规则体系的分层逻辑先想清楚“谁覆盖谁”Allegro 的约束管理是个层级覆盖模型默认规则管全局Class 规则管一组网络区域规则Region管某块板面最后才是单网络或单走线的点对点规则。优先级从低到高下层覆盖上层。很多人设完线宽发现不生效不是没设是设在了默认层却被区域规则盖掉了。选型建议先定默认线宽/间距按板厂工艺能力常见 6/6mil 起步再按信号类别建 Class电源、差分、普通信号区域规则只用在 BGA 出线、连接器扇出这类局部密集区不要满板铺区域规则否则后面改一处要翻十处。3.2 从线宽到差分一套可抄的约束设置顺序下面按原料里“线宽规则、间距规则、线到孔间距、Shape 到其他间距、差分设置、区域规则”的顺序落成操作。# 1. 打开约束管理器Setup - Constraints - Constraint Manager # 2. 物理规则Physical下先建 Default 线宽 # Line Width: 6 milNeck Width: 5 mil允许短距离收窄 # 3. 间距规则Spacing下建 Default 间距 # Line to Line: 6 mil # Line to Via: 8 mil原料建议线到孔间距设大点8-10mil 是常见取值 # Shape to Line: 10 mil铜皮到走线留余量避免蚀刻偏差短路 # Shape to Via: 10 mil # 4. 建差分对Physical - Differential Pair # 选中两条网络 - 右键 Create - Differential Pair # Primary Gap: 按阻抗算常见 100ohm 差分约 5/8mil以板厂叠层为准 # Primary Width: 对应线宽 # 5. 建区域规则Spacing - Region # 在板上画 Region 形状 - 分配规则集 # 注意Region 规则优先级高于全局画之前先确认覆盖范围参数上重点说两个。Line to Via设大点是原料原话原因是过孔附近有钻孔偏移和铜箔流动间距太小批量蚀刻容易出毛刺8mil 是多数板厂能稳做的下限。Shape to Line同理铜皮到走线留 10mil 比贴着走安全尤其是外层。差分对建完后别只填 Gap还要在Electrical页签里确认差分阻抗目标值否则约束管理器只按几何间距算不算真实阻抗。区域规则画完一定要回读在约束管理器里选中该 Region看它挂的规则集是不是你以为的那套这一步偷懒后面必翻车。3.3 相对误差与绝对误差等长约束的两个旋钮原料里提到“相对误差”和“绝对误差”对应约束管理器里等长规则的两种模式。绝对误差是给单根线定一个目标长度区间相对误差是给一组线定“彼此之间不超过多少”。分段等长的常见做法是先给整组设相对误差如 ±50mil再对关键段用绝对误差卡死如某段必须 800±20mil。设完用Display - Constraint把等长条显示出来布线时实时看偏差别等布完再回头量。4. 封装、焊盘与出图那些“看着小、改起来疼”的细节4.1 焊盘大小与泪滴改一个参数连带三处焊盘尺寸不是孤立参数它同时影响padstack文件、封装里的引脚定义、以及 DRC 的间距判定。改焊盘常见翻车是在封装编辑器里改了.dra但板上已经摆放的器件用的是旧.psm不更新就还是旧尺寸。正确顺序是改.pad→ 更新.dra→ 在板上Place - Update Symbols勾选对应封装重新放置。泪滴Teardrop则是布线后处理Route - Gloss - Add Teardrop参数里Maximum Gap控制泪滴覆盖的走线长度设太大在小间距区域会糊成一片一般给线宽的 1.52 倍即可。原料把“焊盘大小设置”和“泪滴设置”放一起就是因为这两步都发生在封装与布线交界处顺序错了就得返工。4.2 材料清单与机械层出图前的最后一道关生成 BOM 用Tools - Reports选Bill of Materials输出前确认三件事器件属性里的Part Number和Value已填、Placement Status过滤掉未摆放器件、同一物料的位号合并规则按 Value 还是按 Part Number想清楚。机械层如冷板层的做法是Setup - Subclasses里新建MANUFACTURING子类画边框用Add - Line在对应子类上走线注意单位先切到毫米再画原料特意强调“导入边框单位毫米最后删除铜皮只留边框”就是因为单位混用会让边框尺寸差 25.4 倍这种错误在出图阶段才发现最疼。4.3 第三方文件互转Altium 到 Allegro 的边界原料提到 Altium Designer 的 PCB 文件与 Cadence 互转实际能走通的路是Altium 侧导出.pcbdoc为通用格式或直接用 Allegro 的File - Import - Altium需对应转换器版本配套。转换后必查三项层映射有没有丢层、焊盘尺寸有没有被缩放、网络名有没有被截断。这类转换从来不是“一键完美”常见做法是转完先跑Database Check再把关键网络和封装手动核对一遍别指望转完直接投板。5. 避坑与排查五个我真实踩过的坑5.1 网表导入后器件全灰、飞线不显示现象导入网表成功器件出现在板上但焊盘是灰色Show Ratsnest也没有飞线。原因库路径里padpath没设或设错Allegro 找到了封装但找不到焊盘文件器件以“空壳”形式落地。解决去User Preferences - Paths - Library补padpath指向.pad文件所在目录然后重新导入网表不是更新是重导。5.2 布线中途改单位走线全乱现象画到一半把单位从 mil 切到 mm已有走线坐标全变栅格对不上。原因Allegro 的单位切换会按当前精度重新解释坐标值布线中途切等于把已有几何按新单位重算。解决原料原话“布线时不能乱改”就是这个意思。正确做法是布线前在Setup - Design Parameters里定好单位中途要改先存盘、切完用Tools - Database Check校验再逐段核对关键走线。5.3 区域规则不生效现象在某块区域画了 Region 并挂了规则集但走线还是按全局线宽。原因Region 形状没有正确闭合或者规则集挂在了错误的层。解决选中 Region 看属性里的Rule Set是否指向目标规则再看形状是否闭合用Shape - Compose检查。区域规则只对完全落在形状内的对象生效压边的走线按全局规则算。5.4 差分对建完阻抗不对现象差分对按 5/8mil 建好约束管理器显示的阻抗和叠层计算结果对不上。原因只填了几何间距没在Electrical页签设目标阻抗约束管理器不按实际叠层算。解决在Electrical - Routing - Impedance里填目标值并确认叠层Setup - Cross Section的介质厚度和介电常数与实际板厂一致否则算出来的只是参考值。5.5 同步原理图后带着隐藏 DRC 继续画现象Update Layout之后没报错画了半天发现某几个网络短路。原因增量同步产生的 DRC 被显示过滤掉了没主动跑检查。解决每次同步后强制跑Tools - Database Check勾选全部检查项再把 DRC 显示打开扫一遍。这个习惯我后来写成流程卡贴在工位上省下的返工时间比检查花的多得多。6. 把问题清单变成自己的检查单一个可复用的收尾技巧这份文档最有价值的地方不是某个具体操作而是它按“导入—约束—封装—出图”的顺序把问题串成了链。我的用法是把它拆成一张开工检查单每个阶段对应三到五个必查项画板前过一遍。比如导入阶段三条库路径回读、网表!PACKAGES段扫封装名、导入日志搜not found约束阶段三条默认规则先定、差分阻抗填目标值、Region 规则挂完回读出图阶段三条BOM 属性过滤、机械层单位确认、Database Check全勾。更具体的一个技巧是给检查单加“触发条件”。不是每块板都全查而是按板子特征触发有 BGA 就强制查区域规则和过孔间距有差分就强制查阻抗页签有第三方导入就强制查层映射。这样检查单不会变成走过场而是每次都能拦住一两个真问题。还有一个容易忽略的点软件版本迭代后部分菜单路径会变文档里的操作如果对不上当前版本别硬套先用Help - Documentation搜对应功能名确认新路径再操作。我一般每换一个大版本就把检查单里的路径项重核一遍核完在单子上标版本号下次翻出来直接知道能不能用。从那以后我每次开新板导入网表前都强制走一遍“路径回读 网表扫封装 日志搜关键词”这三步哪怕只是改一版小批量。这个习惯拦下的问题不多但每一次都够我少熬一个晚上。希望帮到你。本文还有配套的精品资源点击获取