简介《RTL8367S 5口交换机参考原理图》面向网络硬件工程师、嵌入式开发者和电子类师生提供基于RTL8367S芯片的五口交换机硬件设计参考可用于理解交换板卡的接口连接、电源分组与外围电路组织。整包共1个PDF文件约118KB内容以原理图纸为主便于直接查阅器件连接、网络标注和关键引脚定义也适合在方案评估、原理图评审和布线规划前快速浏览。图中涉及MDI差分对、GPIO复用、复位与Flash、LED指示、电源去耦以及Web管理、VLAN隔离等设计线索对理解多口交换芯片的MAC/PHY集成、接口走线、复位时序和电源分组有直接帮助可作为绘制PCB、核对引脚、排查硬件问题和做设计验证的对照资料。已有801人学习下载适合希望快速建立交换机电路框架、补齐接口与外围设计认识并对照原理图理解网络接口与电源、控制信号连接关系的读者参考。1. 参考原理图的真正价值并非把线连对它把电气边界试探出来了一个反直觉的判断抄一份 RTL8367S 交换机原理图最没价值的部分恰恰是“连线”。P0_MDI_A_P 该接到变压器第几脚、GPIO08 复用成 RXCTL 还是 TXEN对着 pin list 十分钟就能推出来任何一份引脚表都能替代。真正值钱的是那些引脚表不会告诉你的数字——共模终端为什么是 75Ω 而不是 50Ω那颗电容为什么标 1nF/2kV 而旁边那颗只标 0.01µF/50V25.00MHz 晶振为什么配 22pF4.7k 上拉为什么长在 GPIO45 而不是 GPIO40。这些取值是别人在实验室里反复调试、遇到过失败之后形成的边界。这份 5 口交换机参考原理图本质是一份“已经把问题填平”的电气约束集读懂它等于省去一轮试错。交换机原理图 RTL8367S 这个组合之所以被反复检索原因也在这里大家要的是那份约束并非连线。2. 五口交换的骨架PHY、Fabric 与 8051 是怎么排进一颗 die 的一颗 5 口交换芯片要在单 die 里塞下五路 10/100/1000BASE-T PHY、一个交换转发面、一颗管理 CPU还要在 128 脚这个级别封装里把所有信号引出。引脚不够就只能复用复用不够就只能在上电瞬间用 strap 采样决定身份。理解这份原理图第一条主线就是搞清楚“哪根线在什么阶段扮演什么角色”。2.1 从 P0_MDI_A_P 到 HR911130C端口命名的三层结构端口命名是有层级的。P0 到 P4 是五个物理端口每个端口再拆成 A/B/C/D 四对差分线每对再分 P/N。3 对 × 4 对 × 5 端口一共 40 根差分线这是 MDI 侧的全部物理出口。原理图里 P0_MDI_A_P、P0_MDI_A_N 这样的网络名一路铺到变压器的一次侧然后在二次侧换成 TP00-DA_P、TP00-DA_N 这种以连接器为参照的命名最后进 HR911130C 这类集成变压器的 RJ45 座子。这层命名转换看着啰嗦其实是排查时唯一的对照系。板子调不通时你手里只有“第 3 口不亮”这个信息得先把 P2 映射到 TP02再映射到连接器的第几脚才能拿万用表去量。命名不规范的设计这一步能耗掉半天。端口差分对MDI 网络名变压器侧网络名P0A/B/C/DP0_MDI_A_P…P0_MDI_D_NTP00-DA_P…TP00-DD_NP1A/B/C/DP1_MDI_A_P…P1_MDI_D_NTP01-DA_P…TP01-DD_NP2A/B/C/DP2_MDI_A_P…P2_MDI_D_NTP02-DA_P…TP02-DD_NP3A/B/C/DP3_MDI_A_P…P3_MDI_D_NTP03-DA_P…TP03-DD_NP4A/B/C/DP4_MDI_A_P…P4_MDI_D_NTP04-DA_P…TP04-DD_NP3 和 P4 在这份图里是独立的 MDI 引出没有并到变压器阵列里常见的用法是拿它们做上联口或者外接 PHY 的扩展通道。这也解释了为什么图里会单独出现 UpLink 的标注——五口全吉比特的片子四口接面板、一口上联是很典型的家用或小型办公拓扑。2.2 复用矩阵一个引脚五种身份的仲裁真正体现设计功力的地方是 GPIO01 到 GPIO12 这一段。原理图上同一根网络名后面挂着一长串斜杠GPIO01/RG2_TXD3/M2M_TXD3/M2P_RXD3/UART_RX。一个引脚五种身份。这不是设计者偷懒而是封装引脚数量的硬约束。RG2 是 RGMII 第二组接口的发送数据位M2M 是 MAC-to-MAC 模式M2P 是 MAC-to-PHY 模式UART 是调试串口——四套完全不同的接口共用同一批焊盘。芯片内部有一个功能选择寄存器组上电时先读外部 strap 引脚的电平把复用矩阵配置成某一种预设组合之后这组引脚就固定成那个身份直到下一次复位。/* 概念示意上电 strap 采样的仲裁顺序非厂商代码 */ typedef enum { MODE_RG2_MII, /* RGMII/MII 第二组做双芯片级联 */ MODE_M2M, /* MAC-to-MAC两颗交换芯片对接 */ MODE_M2P, /* MAC-to-PHY外挂独立 PHY */ MODE_UART, /* 调试串口量产板一般不引 */ } port_mode_t; port_mode_t resolve_mode(uint16_t strap_reg) { /* 关键点模式由多根 strap 引脚联合编码不是单bit决定 */ uint8_t code (strap_reg STRAP_MODE_SHIFT) 0x7; /* 优先级显式配置 自动加载结果 默认值 */ if (code 0x7) return MODE_UART; /* 全1落到调试口 */ if (code 0x0) return MODE_RG2_MII;/* 全0级联模式 */ /* 其余编码由 SPI Flash 里的配置头决定见 2.3 */ return load_mode_from_flash(code); }这段伪代码要说明的是仲裁逻辑的形状strap 不是开关是多位联合编码全 0 和全 1 通常被保留成两个“安全模式”中间值才交给外部存储器。所以原理图上那些 4.7k 上拉和 0Ω 跳接电阻图里标注 DNP 的一大批 R50、R51、R53、R57……本质是给 strap 引脚预设二进制位。DNP 是 Do Not Populate不贴——设计者把两种配置都画在板上用贴不贴电阻来切换比改版便宜得多。提示拿到这类图先把所有 DNP 电阻在原理图上高亮一遍。它们构成一张“配置表”比读寄存器手册快。2.3 启动源仲裁SPI Flash、EEPROM 与 DIS_8051第二组仲裁发生在启动阶段。图里能看到几个关键网络GPIO39/LAN4LED0/EEPROM_MOD、GPO45/DISAUTOLOAD、GPO44/LAN2LED0/DIS_8051、GPO43/LAN3LED0/EN_SPIF、GPO52/LAN0LED0/LED_CK/SMI_SEL。这几个名字翻译过来就是一套启动决策树EEPROM_MOD 决定要不要从外部 EEPROM 读配置EN_SPIF 决定 SPI Flash 接口是否使能DISAUTOLOAD 直接关掉自动加载DIS_8051 更极端把内部管理 CPU 整个禁掉芯片退化成纯硬件转发的“傻瓜交换机”。最后那个 SMI_SEL 值得单独说。SMI 是串行管理接口走 MDC/MDIO 两根线IEEE 802.3 Clause 22 定义的那套。SMI_SEL 决定管理通道是从外部主控接管还是由内部 8051 自己管。这两个选择对应两种产品形态前者是“被管理的交换芯片”挂在主 SoC 下面后者是“独立交换机”自己跑配置。图里 W25Q16JVSNIQ 这颗 16Mbit SPI Flash 就是为后者准备的。它挂在 SPIF_CLK、SPIF_CS、SPIF_D0、SPIF_D1 上走的是单线或双线 SPI。注意看 GPIO04 到 GPIO10 那一串SPIF_CLK 和 SPIF_D0、SPIF_D1、SPIF_CS 是被穿插复用进 RG2 和 M2M 这组信号里的——也就是说一旦你选了级联模式SPI Flash 就没了一旦你要 Flash 启动级联口就得让位。这个取舍在画图阶段就必须定死改不了。3. MDI 模拟前端75Ω、1nF/2kV 与共模终端在防什么数字部分画错还能飞线救模拟前端画错基本等于重开一版。千兆以太网的 MDI 侧同时跑着几路信号四对差分数据、一路共模回流、还有从网线上窜进来的共模浪涌。这三样东西走同一组走线靠的全是阻抗和终端在区分它们。3.1 差分不等于共模MDI 上的两种电流差分对的标称差分阻抗是 100Ω这是收发器内部驱动器和外部双绞线的约定。但差分线上永远同时存在两种模式差模电流一正一反成对流动和共模电流同向流动走地回路。差模靠 100Ω 端接吸收共模没有天然的回流路径。如果不管它共模电流会在板子上到处找地形成辐射也把外部干扰引进来。千兆速率下这个问题被放大四对线同时工作任何一对的共模失衡都会耦合到另外三对里。原理图里那四组75Ω/1% 1nF/2000V就是干这个的。每一组接在对应差分对的变压器中心抽头上四组的电容另一端汇到同一个点有的设计直接接地有的通过 1000pF/2kV 的 C58 那颗高压电容接地形成共模终端网络。3.2 Bob Smith 终端的取值逻辑这套结构在业内叫 Bob Smith 终端名字不重要重要的是为什么是 75Ω。单对差分线的共模阻抗大约是差分阻抗的一半也就是 50Ω 左右。四对线并联起来共模阻抗降到 50/4 12.5Ω。这个数太低共模能量会在板上形成大电流。串 75Ω 之后每支路变成 7512.5 的组合四支并联后的等效共模阻抗被拉回到接近 50Ω 这个“看起来像传输线”的量级反射最小。# 共模终端阻抗的粗略估算验证 75Ω 这个数不是拍脑袋 Z_diff 100.0 # 差分阻抗双绞线标称 Z_cm Z_diff / 2 # 单对共模阻抗 ≈ 50Ω R_term 75.0 # 原理图上的终端电阻 # 四对并联每支路 R_term Z_cm Z_branch R_term Z_cm # 125Ω Z_total Z_branch / 4 # 31.25Ω # 换成 50Ω 终端会怎样 Z_total_50 (50.0 Z_cm) / 4 # 25Ω print(f75Ω 终端并联后共模阻抗: {Z_total:.2f}Ω) print(f50Ω 终端并联后共模阻抗: {Z_total_50:.2f}Ω) # 输出: 31.25Ω / 25.00Ω前者更接近常见的共模目标区间这里的数值是量级估算并非精确计算。真实取值还要算上变压器绕组漏感、PCB 走线的寄生参数、连接器的分布电容。但方向是明确的75Ω 让四路并联后的共模阻抗落在 30Ω 上下而 50Ω 会掉到 25Ω反射和辐射都会变差。这就是为什么几乎所有千兆 PHY 的参考设计都写 75Ω并非随便抄的。那颗 1nF/2000V 的耐压标注同样有讲究。它串在共模回路上正常工作时两端压差接近 0但网线遭遇浪涌时共模电压可能瞬间冲到千伏级。1nF 保证 100MHz 以下阻抗足够低共模照样能泄放2kV 保证它不会被击穿。换成普通的 50V 电容一次雷击感应就能把它打成短路然后整块板的共模通路被拉死。注意这四颗电容的耐压值不能降。0.01µF/50V 的 C69、C71、C73、C75 是另一回事它们做的是高频旁路位置和角色都不同。3.3 变压器中心抽头、隔离与 ESD 路径再看变压器这一侧。HR911130C 是集成变压器的 RJ45 座子一次侧接 PHY二次侧接网线中间隔着磁环。中心抽头的处理决定了整个隔离边界。PHY 侧的中心抽头通常接一个偏置电压由芯片内部或外部提供再配 0.1µF 去耦。线缆侧的中心抽头就是上面说的共模终端接点。两侧的地必须是隔离的——原理图上会看到 GND 和另一个地符号分开画中间只有那颗 1000pF/2kV 的 C58 相连。这颗 C58 是整份图里最容易被忽略、也最不能省的一颗。它的作用是给高频共模噪声一条低阻抗通路让噪声从线缆侧泄放到板级地而不是穿过变压器耦合到 PHY 侧。1000pF 在几百 MHz 上阻抗只有零点几欧够用2kV 保证隔离边界不被击穿。省掉它EMC 测试大概率过不去。ESD 路径则是另一条线连接器的屏蔽壳SHLD1、SHLD2通常通过 1MΩ 电阻并 1000pF 电容接到板级地而不是硬连。硬连会把网线上的静电直接灌进地平面软连能让静电慢慢泄放不产生瞬态大电流。4. 电源域、时钟与复位上电那 10ms 里发生了什么数字工程师最容易低估的就是上电时序。芯片没起来第一反应是“代码有问题”实际十次里有六次是某一路电源晚了 5ms或者复位释放得太早。4.1 五个电源域的分工这份原理图里能数出来的电源域有AVDDH模拟高压3.3V、AVDDL模拟低压1.1V、DVDDIO数字 IO3.3V、DVDDL数字内核1.1V、PLLVDDLPLL 专用低压。另外还有 SW_PLLVDDL、SVDDH、SVDDL 这几个跟内部开关电源相关的节点。分工逻辑是这样的PHY 的模拟前端需要高电压摆幅所以用 AVDDHPHY 内部的高速比较器和 ADC 需要低电压用 AVDDL数字 IO 要跟外部 3.3V 器件对接用 DVDDIO数字内核跑在 1.1V 省功耗PLL 单独一路 1.1V是为了把开关噪声挡在外面。PLL 独立供电这一点常被新手省掉直接跟 DVDDL 并联。结果就是链路能起来但误码率居高不下或者某个端口怎么都协商不到千兆。PLL 对电源纹波极其敏感几毫伏的周期性波动就能把相位噪声推上去抖动一大SerDes 的眼图就闭合。4.2 内置 BuckHV_SWR / LX / SVDDH 的闭环图里有HV_SWR、HV_SWR1、LX、LX1、GND_SWR、EN_SWR、SVDDH、SVDDL这一组网络加上 2.2µH 的 L5 和一堆 10µF/0.1µF 的输出电容。这是芯片内部集成的降压变换器Buck把 3.3V 输入降到 1.1V 给内核用。闭环路径是HV_SWR 是内部高边开关的输入LX 是开关节点外接 2.2µH 电感储能SVDDH 是反馈采样点SVDDL 是内部续流二极管的回路。EN_SWR 控制这路 Buck 是否使能。2.2µH 这个值不是随便选的。Buck 的电感量决定了纹波电流ΔI (Vin - Vout) × D / (L × f_sw)。假设 f_sw 是 1MHzVin 3.3VVout 1.1V占空比 D ≈ 0.33那么 ΔI (3.3-1.1) × 0.33 / (2.2e-6 × 1e6) ≈ 0.33A。对一颗总共几百毫安的交换芯片来说这个纹波已经偏大了实际开关频率应该更高。所以 2.2µH 配的应该是 2MHz 以上的频率纹波能压到 150mA 以内。# 验算 Buck 电感取值是否合理 Vin, Vout, Iout 3.3, 1.1, 0.6 # 输入/输出/负载电流(A) L 2.2e-6 # 2.2µH for f_sw in (1e6, 2e6, 3e6): D Vout / Vin dI (Vin - Vout) * D / (L * f_sw) I_peak Iout dI / 2 print(ff_sw{f_sw/1e6:.0f}MHz 纹波{dI*1000:.0f}mA 峰值{I_peak:.2f}A) # 1MHz 时纹波约 330mA2MHz 降到 165mA说明开关频率下限大概在 2MHz输出电容那一串 10µF 加 0.1µF 是标准组合10µF 管低频储能和负载瞬态0.1µF 管高频去耦。两样都要不能只留大的。图里还零散分布着几十颗 0.1µF 的 AVDDL 去耦位置都贴着芯片引脚这是必须的——1.1V 的电源平面阻抗本来就低去耦电容再远就失去意义了。4.3 25MHz 晶振与 22pF 负载电容X1 是一颗 25.00MHz 晶振配 C22、C23 两颗 22pF加一颗 2.49kΩ 1% 的电阻。25MHz 这个频率在千兆交换里很常见1000BASE-T 的符号率是 125MBaud25MHz 正好能被整除出一组时钟。22pF 这个值是按晶振的负载电容反推的。晶振厂商标的 C_L 通常是 12pF 到 18pF实际电路里两颗匹配电容串联后的等效值加上 PCB 寄生电容约 3~5pF应该等于 C_L。# 由晶振负载电容反推匹配电容取值 C_L_spec 18e-12 # 晶振手册上的负载电容假设 18pF C_stray 4e-12 # PCB 走线 引脚寄生经验值 3~5pF # C_L (C1 * C2) / (C1 C2) C_stray对称时 C1 C2 C C 2 * (C_L_spec - C_stray) print(f匹配电容应取: {C*1e12:.0f}pF) # 输出 28pF # 取 22pF 说明目标 C_L 更接近 15pF或者选的是低负载电容晶振算出来 28pF而图上用的是 22pF反推 C_L 大约在 15pF 左右。这说明选的晶振是低负载电容型号或者寄生电容估算偏高。无论哪种22pF 是收敛过的结果不是拍脑袋。那颗 2.49kΩ 1% 电阻要单独提。它通常接在芯片的参考电流设定脚上决定内部模拟电路的偏置电流。1% 的精度要求说明了它的角色偏置电流偏 5%PHY 的输出幅度、终端匹配、接收灵敏度全都会跟着偏。换成 5% 的普通电阻省几分钱可能换来部分端口千兆协商失败。4.4 MAX811 与 SW_NRST复位为什么值得单独用一颗芯片复位这一块图里用的是 MAX811SEUS 加 4.7k 上拉输出接 SW_NRST。有人会问RC 复位不就行了一颗电阻一颗电容省钱。问题在于 RC 复位的释放时间是靠电容充电曲线决定的受温度、电容容差、电源上升斜率三重影响。3.3V 上升慢的时候RC 可能在电源还没稳的时候就释放了复位芯片在欠压状态下启动内部寄存器进入未定义状态。MAX811 这类电压监控芯片内部有基准和比较器只在电源超过阈值并稳定一段时间后才释放复位阈值精度通常几个百分点。对交换芯片这种内部有 PLL、有 Flash 控制器、有大量 strap 采样逻辑的器件可靠的复位释放是必须的。提示SW_NRST 是低有效还是高有效取决于芯片定义画图时务必核对接反了芯片永远起不来而且现象很像“电源有问题”。5. 避坑与排查五条从实验室换来的经验5.1 电源与复位类问题现象一板子上电后电流只有几十毫安芯片发凉。原因EN_SWR 没有拉高内部 Buck 没启动1.1V 内核域没电。这颗使能脚常常被误当成“可悬空”实际需要外部上拉或由 3.3V 通过电阻分压给出确定电平。 解决先量 SVDDH 是否有 1.1V没有就往回查 EN_SWR 电平和 HV_SWR 输入。别急着怀疑芯片坏。现象二电流正常、芯片微热但 MDC/MDIO 读不到任何寄存器。原因SW_NRST 一直处于复位态或者复位释放太早导致 strap 采样错误。后者更隐蔽——芯片在跑但配置成了错误的复用模式MDIO 引脚变成了别的东西。 解决示波器抓 SW_NRST 上升沿和 3.3V 上升沿的相对位置确认复位释放晚于电源稳定至少几毫秒。再对照 strap 电阻的贴装状态核一遍。5.2 MDI 与变压器类问题现象三链路能 up但 iperf 跑千兆只有三四百兆还伴随重传。原因共模终端缺失或取值错误。图里那四组 75Ω 1nF/2kV 如果漏贴或者把 1nF 换成了普通 0.1µF/50V高频共模回流路径阻抗变高四对线之间的串扰上升。 解决先目视核对四组终端是否齐全、耐压值是否正确。再用网分看回波损耗共模终端出问题时 Sdd21 会在特定频点出现明显凹陷。现象四某个端口接长线超过 80 米才出问题短线一切正常。原因变压器中心抽头的偏置电压不稳或者 PHY 侧去耦不足。长线意味着更大的线缆电容和更高的插入损耗对偏置的稳定性要求更高。 解决量中心抽头的直流偏置是否在规格内检查附近 0.1µF 去耦是否贴装、走线是否过长。这类问题换颗好点的变压器也能缓解但根因通常在偏置网络。5.3 一套可复现的排查顺序遇到“交换机不工作”按下面这个顺序走比乱猜快得多量电流判断芯片有没有真正启动。量 SVDDH / AVDDL / DVDDIO 三路电压排除电源域缺失。抓 SW_NRST 时序排除复位问题。用 MDIO 读 PHY 的 BMCR寄存器 0能读到说明管理通道活着。读 PHY 的 BMSR寄存器 1看链路状态位。以上都正常还不通才去查 MDI 和变压器。第 4 步的 MDIO 读操作本质是往 MDC/MDIO 上发一帧 Clause 22 格式的数据。帧结构是 32 位前导码 2 位起始位 2 位操作码 5 位 PHY 地址 5 位寄存器地址 2 位转向 16 位数据。用逻辑分析仪抓一次能直接看出是 PHY 没响应还是主控没发。# 用 mdio-tool 读 PHY 0 的寄存器 0BMCR验证管理通道 # 语法mdio-tool w|r 接口 PHY地址 寄存器地址 [写入值] mdio-tool r eth0 0x00 0x00 # 正常应返回 0x1140 之类的值全 0xFFFF 说明无人应答 # 再读寄存器 1BMSRbit2 为 1 表示链路已建立 mdio-tool r eth0 0x00 0x01如果第一步就返回 0xFFFF别再往下查链路了问题在管理通道本身要么 MDC 频率超出 PHY 支持范围要么 SMI_SEL 把总线切给了内部 8051外部主控根本没接管。6. 设计取舍参考设计能抄多少哪些必须自己重算抄参考设计有个度。抄多了板子做出来能用但不知道为什么能用抄少了每个参数都自己算时间成本扛不住。我的判断标准是跟芯片内部模拟特性强相关的一律重算跟芯片外部电气环境相关的可以继承。可以直接继承的部分电源域的划分方式、PLL 独立供电这件事、复位监控芯片的选型思路、共模终端的 75Ω 结构、25MHz 晶振的匹配电容起点值。这些是芯片级的约束换了应用场景也不会变。必须自己重算的部分列在下表。核心逻辑是这些参数取决于你的板子、你的外壳、你的走线长度、你的成本结构参考设计里的值只是别人的解。参数参考值为什么要重算匹配电容22pF取决于所选晶振的 C_L 和实际寄生电容换晶振就得重算共模终端电阻75Ω/1%与变压器漏感、连接器分布参数相关改结构就要复测共模电容耐压2kV按目标浪涌等级定工业场景可能要求更高Buck 电感2.2µH取决于实际负载电流和开关频率负载变了纹波就变去耦电容数量按参考取决于电源平面层数和负载瞬态层数少就得多贴LED 限流电阻470Ω取决于 LED 正向压降和目标亮度换灯珠就得改验证方法我习惯走四步一步都不省第一步静态验证。不焊芯片先量各路电源对地阻抗确认没有短路。这一步能挡掉大部分焊接问题。第二步上电验证。用可调电源限流到 200mA缓慢升压观察电流曲线有没有异常台阶。正常应该是一条平滑上升然后稳定的曲线。第三步管理通道验证。焊上芯片用 MDIO 读 PHY 的 ID 寄存器寄存器 2 和 3。两颗寄存器拼出来的值应该跟手册一致。读不到就回到第 5 章的顺序。第四步链路验证。接上网线读 BMSR 看链路位再用打流工具跑。跑的时候同时看误码统计很多问题在吞吐上不明显在误码计数上很扎眼。这套流程我第一次完整走完花了三天后来压缩到半天。省下来的时间不是因为熟练是因为每一步的输出都有明确的通过标准不用反复怀疑“是不是这里也有问题”。从那以后我每次拿到一份新的参考原理图都会先把 DNP 电阻、电源域、复位时序这三样单独拉出来核一遍再动手改任何东西。希望帮到你。本文还有配套的精品资源点击获取