简介面向网络接口硬件设计与调试人员的YT8521S PHY芯片电路设计参考图聚焦RGMII转SERDES方案及与WX1860AL4网卡芯片的对接可用于千兆以太网接口选型、原理图评审和复位与供电设计对照。压缩包共1个PDF文件约182KB内容以硬件设计框图、芯片连接、功能配置和电压配置标注为主并给出复位信号由CPLD控制或RC电路实现的思路提示上拉建议采用3.3V。图中还涉及SERDES接口应连接光笼子、与SGMII需明确区分等易错点以及电容电阻选型、布局布线注意事项且设计经过实际生产测试便于工程师快速核对关键网络与电源参数。已有2032人学习下载适合需要参考成熟电路、减少接口配置与信号完整性问题的硬件工程师查阅。1. 从千兆网卡到光口RGMII 转 SERDES 的硬件设计边界做一块千兆网络接口板MAC 侧只出 RGMII光模块侧要 SERDES中间夹着 PHY 芯片这份硬件设计参考图解决的就是这一段链路的落地问题。它把 WX1860AL4 与 YT8521S 之间的 RGMII 连接、PHY 的电源域、复位、MDIO、LED/PHYAD 复用以及 SERDES 到光笼子的走法摊在一张图上适合正在做网卡、光口转接板或课程设计的读者照着核对。反直觉的地方在于RGMII 看起来只是几根并行线真正容易翻车的却是电压域、复位上拉和 SERDES 与 SGMII 的边界判断。参考图经过实际生产测试拿来当底图可以但接口边界和配置表必须自己再核一遍。这份资源能解决的不是“从零画一张原理图”而是把 PHY 芯片周边最容易漏掉的配置、上拉、去耦和光口连接关系先摆出来让硬件设计在打样前就有一张可对照的检查底图。2. 总体架构与接口选型MAC、PHY、光笼子的三段式链路这张图的骨架是 MAC—PHY—光笼子三段式WX1860AL4 作为 MAC 侧控制器RGMII 并行接口进 YT8521SYT8521S 把 RGMII 转成 SERDES 差分对再送到光笼子。原理图上最值得先看的是信号方向而不是元件编号。RGMII 的 TX 组从 MAC 到 PHYRX 组从 PHY 回 MACTXC/RXC 是随路时钟TX_CTL/RX_CTL 承载有效与错误信息MDC/MDIO 是独立管理通道RESET_N、INT_N/PME_N、LED/PHYAD 是控制与状态侧。把这几组分开后面查线就不会混。2.1 设计框图与信号流向先画一张能讲清楚的连接关系表比直接翻原理图高效。下面这张表按模块职责拆开适合放在设计文档的“总体设计”一节也适合答辩时对着讲。模块主要职责关键信号设计关注点MAC 侧 WX1860AL4以太网 MACRGMII 主机侧TXD[3:0]、RXD[3:0]、TXC、RXC、TX_CTL、RX_CTL、MDC、MDIORGMII IO 电压域要与 PHY 侧一致管理通道上拉不能省PHY 侧 YT8521SRGMII 与 SERDES 转换MDIO 管理RGMII 组、SERDES TX/RX 差分对、REFCLK、RESET_N、LED/PHYADCFG_LDO[1:0]2b00 时 DVDD_RGMII3.3V复位与配置引脚上电锁存光笼子/光模块光电转换与光口接入SERDES 差分对、光模块状态信号差分对 AC 耦合、阻抗与回流路径光笼子金属壳接地时钟给 PHY 参考时钟REFCLK_PHY_G1_25M25MHz、3.3V、25ppm、CMOS 电平走线远离差分对复位上电复位与软复位G1_RESET_N上拉建议 3.3V复位保持大于 10ms可由 CPLD 或 RC 电路控制管理MDC/MDIO 读写 PHY 寄存器RGMII1_MDC、RGMII1_MDIO4.7K 上拉PHYAD 地址分配要唯一从信号流向看RGMII 是双向并行总线MAC 发 TX 组PHY 收回 RX 组TXC 和 RXC 分别跟随各自方向的数据。千兆模式下 RGMII 的时钟频率到 125MHz数据在双沿采样所以硬件设计不能只按低速 IO 处理。通常的做法是同一组内做长度匹配组间留出余量具体控到 ±5mil 还是 ±10mil要看叠层、MAC 侧时序要求和 PCB 加工能力不要凭一个固定数字一刀切。MDC/MDIO 是低速管理接口但它在调试阶段很关键。MDC 由 MAC 侧输出MDIO 是双向数据线参考图中用 4.7K 电阻上拉到 3.3V。这个上拉不是可选项缺少上拉时 MDIO 读回值会飘PHY 扫描时有时能读到、有时读不到属于典型的“玄学”现象。硬件设计阶段把上拉和地址分配写进检查表后面能省很多排查时间。提示先按“MAC 到 PHY 的 RGMII 组”和“PHY 到光笼子的 SERDES 组”分开画两条链路再补电源、复位、管理三组辅助信号框图就不会乱。2.2 RGMII 与 SERDES/SGMII 的边界判定这份参考图最容易踩坑的地方是把 SERDES 和 SGMII 当成一回事。YT8521S 在本设计里做的是 RGMII 转 SERDESSERDES 侧接光笼子如果实际系统要求的是 SGMII功能配置要改不能直接照抄这张图的接口接法。下面这张对比表建议放在设计说明里评审时逐项确认。项目RGMII本设计 SERDES 侧SGMII信号形态并行 DDR4 位数据加控制、时钟高速差分串行对串行接口协议与配置不同连接对象MAC 与 PHY 之间PHY 与光笼子/光模块之间常见于 MAC 与 PHY 或特定光口场景硬件关注点电压域、组内等长、参考地差分阻抗、AC 耦合、回流路径不能按 SERDES 图直接套配置差异CFG_LDO、DVDD_RGMII 要匹配按光口模式配置需要修改 YT8521S 功能配置常见误用3.3V IO 直连 1.8V MAC把 SERDES 当 SGMII 接照抄 SERDES 接法导致链路不通判断方法不复杂看 PHY 的对面是谁。如果对面是光笼子按 SERDES 差分对处理如果对面是 MAC 的 SGMII 接口就要回到 PHY 功能配置和接口模式上重新确认。参考图里 SERDES 差分对走到光笼子这个连接关系是明确的一旦项目需求改成 SGMII原理图上的 AC 耦合、上拉、复位和配置引脚都可能要跟着动。RGMII 侧则要盯住电压域。参考图标注 CFG_LDO[1:0]2b00、DVDD_RGMII3.3V这意味着 RGMII IO 按 3.3V 域工作。如果 MAC 侧 IO 是 1.8V直接连过去就会出现电平不匹配轻则丢包重则链路起不来。实际项目里我一般会先做一张“MAC IO 电压—PHY 配置—RGMII 电压”的三列对照表三列对不上就不往下画。注意SERDES 接光笼子SGMII 是另一套配置。看到“光口”两个字就默认 SERDES是硬件设计里很容易翻车的一步。2.3 电源域与时钟域划分YT8521S 周边电源不是单一 3.3V 能打发的。参考图里能看到 VCC_3V3、AVDD33_G1、DVDD_RGMII_G1、AVDDL_G1、DVDDL_G1、VCC_1V8 等网络还有 1.8V OUTPUT 的标注。画原理图时要把这些网络按模拟、数字、IO、低压域分开不能图省事全部并到一个 3.3V 平面上。电源网络参考图角色典型去向去耦与滤波VCC_3V3板级 3.3V 主供电PHY 外围、上拉、LED入口放 4.7uF局部放 100nFAVDD33_G13.3V 模拟域PHY 模拟电源引脚磁珠或电感隔离近引脚 100nFDVDD_RGMII_G1RGMII IO 域RGMII 接口 IOCFG_LDO[1:0]2b00 时按 3.3V 核对AVDDL_G1/DVDDL_G1低压域PHY 内部低压电路按参考图网络连接去耦靠近引脚VCC_1V81.8V 辅助供电低压域与内部 LDO 相关网络与 3.3V 域分开布线避免混压去耦组合在参考图里给得很直接4.7uF 加 100nF电容容差 10%耐压 25V。4.7uF 负责局部储能100nF 负责高频回流两个都要有不能只留一个。100nF 的环路越小越好通常放在电源引脚同一面先过电容再进引脚4.7uF 可以稍远但也不能放到另一块电源区域去。时钟域单独说。REFCLK_PHY_G1_25M 是 25MHz、3.3V、25ppm、CMOS 参考时钟给 PHY 提供基准。硬件上要关注三件事时钟源供电要干净时钟走线尽量短且远离 SERDES 差分对时钟输出端串联电阻按参考图预留。25ppm 是频偏指标不要随手换成普通晶振了事CMOS 电平也要和 PHY 的参考时钟输入要求对上不能把差分时钟直接灌进单端输入。电源和时钟划分清楚后整张图的“地”也要跟着划分。模拟地和数字地通常在单点或磁珠处汇合RGMII 和 SERDES 的参考地要保持完整。高速信号换层时旁边要有回流地过孔差分对不要跨分割。这些规则听起来像老生常谈但真正打样翻车时十有八九还是回流路径先出问题。3. 关键电路实现复位、时钟、MDIO 与 LED 配置的落地细节总体框图定下来后真正决定这块板能不能工作的是复位、时钟、管理通道和配置引脚这些“小电路”。它们占原理图面积不大却直接决定 PHY 能不能被识别、RGMII 能不能起链路、光口能不能正常上报状态。参考图在这些位置给了明确的阻容值和网络名适合直接对照落地。3.1 复位电路CPLD 控制与 RC 备选的分工参考图里 G1_RESET_N 的上拉建议选 3.3V复位保持时间大于 10ms。复位信号可以由板卡上的 CPLD 控制也可以设计 RC 电路控制。两种方式不是随便二选一CPLD 控制适合需要软复位、上电时序联动和调试阶段强制复位的场景RC 电路适合没有 CPLD、成本敏感且复位时序固定的板子。RC 电路的关键是时间常数和复位阈值。复位低有效时电容通过电阻充电RESET_N 从低往高爬。10ms 是最低要求实际取值要留余量通常按 20ms50ms 去算并考虑电阻容差和 PHY 复位阈值。上拉接 3.3V不要接到 1.8V 或 2.5V 上否则 CPLD 驱动侧和 PHY 侧的电平判定容易对不上。用 CPLD 控制时我一般会把上电复位和软复位合并成一个模块输出低有效复位。下面这段 Verilog 是常见的写法计数长度按 25MHz 时钟估算约 40ms。// 上电复位与软复位合并输出低有效复位给 PHY module phy_reset_ctrl ( input wire clk_25m, // 板载 25MHz 参考时钟 input wire rst_input_n, // 外部复位输入低有效 output reg phy_reset_n // 送 YT8521S RESET_N ); reg [19:0] cnt; // 20bit 计数25MHz 下满量程约 41.9ms always (posedge clk_25m or negedge rst_input_n) begin if (!rst_input_n) begin cnt 20d0; phy_reset_n 1b0; end else if (cnt 20d1_000_000) begin // 25MHz × 40ms 1,000,000满足大于 10ms 的复位要求 cnt cnt 1b1; phy_reset_n 1b0; end else begin phy_reset_n 1b1; end end endmodule这段代码的逻辑很直白外部复位拉低时立即把 PHY 复位拉低并清零计数外部复位释放后计数器从 0 开始计到 1,000,000期间保持复位低电平计满后释放复位。25MHz 下 1,000,000 个周期约 40ms比参考图要求的 10ms 多留了余量。如果板载时钟不是 25MHz把计数上限按“时钟频率 × 复位毫秒数 / 1000”重算不要直接照抄。复位输出低有效和 YT8521S 的 RESET_N 网络名对应如果实际电路加了反相器代码极性要跟着改。提示CPLD 控制复位时CPLD 自身的上电时序要早于 PHY 复位释放否则 CPLD 还没配置完PHY 已经被释放MDIO 扫描会不稳定。3.2 25MHz 参考时钟与时钟走线REFCLK_PHY_G1_25M 是这颗 PHY 的参考时钟参考图标注 25MHz、3.3V、25ppm、CMOS。选型时不要只看频率三个参数要一起对频率决定 RGMII 和内部时钟基准25ppm 决定频偏余量CMOS 决定电平接口。时钟源供电脚旁边放 100nF电源入口放 4.7uF和 PHY 的电源去耦分开布置。时钟走线尽量短尽量不走长距离分支。RGMII 的 TXC/RXC 是 125MHz 随路时钟和 25MHz 参考时钟不是一回事但都怕串扰。布局时让 25MHz 时钟远离 SERDES 差分对和光笼子高速区中间用地过孔或地平面隔开。时钟线上如果参考图预留了串联电阻不要随手短接按实际时钟源驱动能力和 PHY 输入要求决定是否贴。RGMII 侧的 TXC/RXC 走线要按差分时钟的严谨程度去对待虽然它们是单端信号但频率不低。通常的做法是让 TXC 与 TXD 组、RXC 与 RXD 组分别成组走线组内等长组间留够间距。时钟线不要跨分割换层时旁边加回流地过孔。RGMII 的时序余量本来就不宽裕时钟走线多绕几毫米后面调延时可能就要多花几天。3.3 MDC/MDIO 上拉、PHYAD 与 LED 复用配置MDC/MDIO 是调试阶段最常用的通道。参考图里 RGMII1_MDC、RGMII1_MDIO 通过 4.7K 电阻上拉MDIO 数据线必须有上拉MDC 是否上拉按 MAC 侧要求确认。上拉电压接 3.3V和 PHY 的 IO 域一致。多个 PHY 挂在同一组 MDIO 上时每个 PHY 的 PHYAD 必须唯一否则读写会串地址。YT8521S 的 LED 引脚和配置引脚存在复用关系。参考图里能看到 LED0/PHYAD0_G1、LED1/CFG_LDO0_G1、LED2/CFG_LDO1_G1 这些网络上电时会锁存电平决定 PHY 地址和 LDO 配置。LED2/CFG_LDO1 在上电时为高电平LED2 低电平有效LED0/PHYAD0 上电时为低电平。这些上电默认电平不是装饰画图时如果为了 LED 方便把上拉下拉改掉PHYAD 或 CFG_LDO 配置就可能跟着变。网络名复用功能参考图标注落地动作LED0/PHYAD0_G1PHY 地址 bit0 / LED上电为低电平地址分配表里确认 bit0LED 串联电阻不影响锁存LED1/CFG_LDO0_G1LDO 配置 bit0 / LED低电平有效与 CFG_LDO[1:0]2b00 一起核对LED2/CFG_LDO1_G1LDO 配置 bit1 / LED上电为高电平低电平有效不要用强下拉改变上电锁存RGMII1_MDC管理时钟4.7K 上拉按 MAC 侧驱动能力确认RGMII1_MDIO管理数据4.7K 上拉必须上拉地址唯一LED 串联电阻的取值也要注意。参考图里 LED 支路有 1K 电阻LED 低电平有效时PHY 引脚拉低点亮。如果串联电阻太大LED 电流不够亮度低但一般不影响配置如果为了亮度把电阻改得很小灌电流可能超过引脚能力。更稳妥的做法是保持参考图的 1K 级别先保证配置锁存电平不被 LED 负载拖偏再调亮度。3.4 去耦与电源滤波的元件选型参考图里的去耦组合是 4.7uF/10%/25V 加 100nF/10%/25V模拟电源入口用磁珠或电感隔离。磁珠的作用是把数字噪声挡在模拟电源外面不是“越多越好”。每路电源入口一颗磁珠磁珠后面放 4.7uF 和 100nF磁珠前后不要共用过孔地回流要短。100nF 电容的封装和位置比容值更关键。0402 封装靠近引脚走线从焊盘到引脚尽量短不要先拉一段长线再进电容。4.7uF 可以放在电源入口附近负责局部储能。耐压 25V 对 3.3V 域足够容差 10% 是参考图给定值换成 20% 也能用但不要换成低耐压或小封装导致直流偏压下降容值。模拟地和数字地的处理要按参考图的单点汇合思路来。AVDD33_G1 和 DVDD_RGMII_G1 的去耦地不要随手接到不同地平面后就不管了地平面之间的连接点要靠近 PHY 下方。SERDES 差分对下方的地要完整不要在差分对正下方挖空或走其他电源线。去耦和滤波做对了后面调试时很多“链路偶发不通”的问题会少一半。4. SERDES 接口与光笼子连接差分走线、AC 耦合与兼容性检查RGMII 到 PHY 这一段是并行接口SERDES 到光笼子这一段是高速串行接口两段的硬件设计规则完全不同。参考图把 SERDES 差分对送到光笼子方向是明确的真正要在 PCB 上落地时差分阻抗、AC 耦合、回流路径和光模块上电时序要逐项检查。4.1 SERDES 到光笼子的连接关系SERDES 侧通常是一对 TX 差分和一对 RX 差分TX 从 PHY 发往光模块RX 从光模块回 PHY。参考图里能看到 SerDes_TXPN1、SerDes_RXPN1 这类网络名连接到光笼子侧。AC 耦合电容按光模块和 PHY 的要求放置常见是 100nF 级别靠近连接器或光笼子一侧具体值以所用光模块规范为准。检查项参考图对应落地要求TX 差分对SerDes_TXPN1从 PHY 到光笼子极性不要反RX 差分对SerDes_RXPN1从光笼子回 PHY极性不要反AC 耦合差分对上的电容位按规范贴封装靠近连接器光笼子接地金属壳与地平面多点接地避免形成长回流光模块状态光笼子状态引脚按需要接入 MAC 或 CPLD差分对极性反了不一定马上报废有些 PHY 支持极性反转配置但硬件设计阶段不要指望软件兜底。画图时在差分对旁边标 P/NPCB 走线时保持极性一致光笼子引脚定义和 PHY 引脚定义逐一对照。光笼子的金属壳要接地但接地点不要离差分对太远否则高速回流会绕路。4.2 差分对布线约束与回流路径SERDES 差分对的常规控制目标是 100Ω 差分阻抗具体以叠层计算为准。对内等长通常控制得很紧5mil 以内是常见做法对间不必强行等长但也不要差出明显长度。差分对尽量少过孔必须换层时在过孔旁边放回流地过孔且两根线一起换层不要一根换一根不换。回流路径是差分走线里最容易被忽视的部分。差分对下方要有完整参考地不能跨分割不能从电源平面挖空区上方穿过。光笼子附近如果有电源岛或隔离区差分对要绕开不要为了省空间从缝里穿。差分对与其它高速信号保持间距至少不要平行走很长一段和时钟线、复位线、MDC/MDIO 分开走减少串扰。AC 耦合电容的摆放也有讲究。电容靠近光笼子一侧时电容焊盘会引入阻抗不连续所以焊盘要做小电容下面的地要挖空或按叠层要求处理。电容值不要随意改光模块和 PHY 的耦合要求不一致时以两边规范的交集为准。硬件调试阶段如果光口链路不通先查 AC 耦合电容有没有漏贴、贴错值、极性装反。4.3 与 SGMII 设计的差异和改配点SGMII 和 SERDES 都可能是差分接口但协议和配置不同。参考图明确写的是 SERDES 接光笼子并且提醒“与 SGMII 不同注意不要混淆如果是 SGMII 需要修改 YT8521S 功能配置”。这句话要写进设计检查表不能只留在图面上。改配点SERDES 接光笼子改成 SGMII 时PHY 功能配置按 SERDES 光口模式修改 YT8521S 功能配置连接对象光笼子/光模块按 SGMII 对端确认复位与上电时序按光模块要求重新核对对端上电时序MDIO 配置按光口模式写寄存器增加 SGMII 相关配置原理图网络名SerDes_TX/RX不要直接沿用 SERDES 网络名实际项目里如果需求从光口改成电口或 SGMII 对接最省事的做法不是改几根线而是把接口模式、配置引脚、复位时序和 MDIO 初始化脚本一起过一遍。YT8521S 的 CFG_LDO[1:0]2b00 对应 DVDD_RGMII3.3V这个配置和 RGMII 侧有关SERDES/SGMII 的选择又在功能配置里两个地方不要混为一谈。4.4 上电时序与光模块识别上电顺序通常是先给 PHY 和光笼子供电等电源爬升完成后再释放 RESET_N复位保持大于 10ms然后通过 MDIO 配置 PHY最后识别光模块。光模块的供电如果由板卡控制要确认光模块上电完成后再去读状态否则可能读不到。调试时可以按下面顺序走先测 VCC_3V3、VCC_1V8、DVDD_RGMII_G1 的电压和上电顺序再测 RESET_N 释放时间然后用 MDIO 读 PHY 的 ID 和状态寄存器最后看光模块的 TX_DISABLE、LOS 等状态。每一步只改一个变量不要一次性换电容、改电阻、改配置否则出了问题很难定位。注意光笼子没插模块时部分状态引脚状态和插模块时不同不要把“没插模块”误判成 PHY 故障。5. 避坑与常见问题排查五类翻车点及定位路径硬件参考图能减少重复劳动但不能替代接口边界检查。下面五类问题在 RGMII 转 SERDES 的板子上出现频率很高每一类都按“现象—原因—解决”拆开写方便打样后快速定位。5.1 复位与配置类问题复位上拉电压接错是最常见的一类。现象是 MDIO 扫不到 PHYLED 不亮或者 PHY 偶尔能识别、复位一次又消失。原因通常不是 PHY 坏了而是 RESET_N 上拉接到了 1.8V 或 2.5V和 CPLD 驱动电平不匹配也可能是复位保持时间不足 10ms电源还没爬完 PHY 就被释放。解决方法是按参考图把复位上拉到 3.3V用 4.7K 级别电阻复位保持时间做到 20ms 以上CPLD 驱动侧如果是 1.8V IO加电平转换或开漏上拉保证低电平能拉下去、高电平能释放到位。CFG_LDO 配置和 RGMII 电压域对不上是第二类。现象是链路能起来但丢包、CRC 错误多或者干脆协商不到千兆。原因是 CFG_LDO[1:0]2b00 对应 DVDD_RGMII3.3V而 MAC 侧 IO 可能是 1.8V两边直连后电平不匹配。解决方法是先做一张“MAC IO 电压—CFG_LDO 配置—DVDD_RGMII 电压”对照表三列对齐后再画连线如果 MAC 侧不能改就要改 PHY 配置或加电平转换不要靠软件延时去补硬件电平差。LED/PHYAD 复用被 LED 负载拖偏是第三类。现象是 PHY 地址和预想的不一样MDIO 读写到错误地址或者两个 PHY 地址冲突。原因是 LED0/PHYAD0、LED1/CFG_LDO0、LED2/CFG_LDO1 在上电时锁存电平LED 串联电阻和上下拉如果改变了锁存时刻的电平地址就变了。解决方法是按参考图保留 4.7K 上拉和 1K 级别 LED 串联电阻画完原理图后单独列一张 PHYAD 分配表上电默认电平逐脚核对不要等打样后再改电阻。5.2 接口与电源类问题SERDES 和 SGMII 混淆是光口板最容易翻车的一类。现象是光模块插上后链路不通MDIO 能读到 PHY 但光口没有流量或者 MAC 侧一直报错。原因是把 SERDES 接法直接套到 SGMII 场景PHY 功能配置没改AC 耦合和上电时序也没跟着调整。解决方法是先确认对端是光笼子还是 SGMII 接口光笼子按 SERDES 差分对走SGMII 则要修改 YT8521S 功能配置并把复位、MDIO 初始化、光模块状态一起重核。原理图网络名也要改避免后面的人误以为还是 SERDES。去耦和回流路径不足是第四类。现象是千兆能协商但误码率高光口眼图余量小或者温度一上来就掉链路。原因是 100nF 离电源引脚太远4.7uF 体电容缺失模拟电源和数字电源混在一起SERDES 差分对跨了分割。解决方法是按参考图每路电源放 4.7uF 加 100nF100nF 靠近引脚同面放置模拟电源入口加磁珠隔离差分对下方保持完整地平面换层时加回流地过孔。打样后如果误码率异常先查去耦和回流不要一上来就换 PHY。MDIO 上拉缺失或地址冲突是第五类。现象是 MDIO 读回全 1、全 0 或随机值PHY 扫描时有时无。原因是 MDIO 没有 4.7K 上拉到 3.3V或者多个 PHY 的 PHYAD 配成同一个地址。解决方法是补上 MDIO 上拉检查 MDC 上拉是否符合 MAC 侧要求给每个 PHY 分配唯一地址并在上电锁存后读一次地址寄存器确认。调试时先用万用表测 MDIO 静态电平再用示波器看 MDC 时钟和数据波形比反复改代码快。6. 验收与答辩三张表把硬件参考图讲成可复现方案验收时不要从头翻原理图先拿三张表对。第一张是接口边界表MAC 的 RGMII 电压域、PHY 的 CFG_LDO 配置、DVDD_RGMII 实际电压三列必须一致第二张是电源本文还有配套的精品资源点击获取