1. 当EDA赛道涌进一批钓鱼佬到底在钓什么EDA界的Codex赛道挤满钓鱼佬——这个标题第一次看到的时候我笑了很久但笑完之后发现它精准得可怕。所谓钓鱼佬指的是那些并不真正做芯片设计、也不打算把工具做成产品而是盯着EDA这个赛道里的流量、融资故事、开源热度、榜单排名去下钩的人。他们钓的不是鱼是关注度、是估值、是简历上的一行字。而Codex赛道这个词更有意思。Codex原本是代码生成模型的代名词放到EDA语境里它指的是用大模型/Agent去理解、生成、修改RTL、网表、约束、脚本乃至版图这一整条技术路线。关键词里出现的EDA、Codex、RTL、Agent、Cadence基本就把这条赛道的骨架画出来了底层是EDA工具链Cadence、Siemens EDA、立创EDA等中间是RTL这类硬件描述语言上层是Agent这种能自主规划、调用工具、迭代验证的智能体。我写这篇东西不是要嘲讽谁。恰恰相反我自己也在这条赛道里摸爬滚打过踩过的坑足够填满一个标准单元库。我想做的是把钓鱼佬现象背后的真实技术图景拆开给你看这条赛道到底在解决什么问题、Agent做RTL生成的真实难点在哪、为什么那么多人挤进来却做不出能用的东西、以及如果你真想认真做应该从哪个角度切入。适合读这篇的人有三类一是想入局EDAAI的工程师二是被各种AI自动生成芯片新闻搞晕的从业者三是想判断这个方向值不值得投入的学生和转行者。我会尽量说人话把那些被营销话术包裹的概念还原成能上手的东西。先给一个我自己的判断EDAAgent这条赛道技术上是真需求商业上是真难做舆论上是真泡沫。三者同时成立这才是它有意思的地方。2. 拆开Codex赛道EDA里到底哪些环节能被Agent接管2.1 从RTL到GDSIIAgent能插手的节点比想象中少很多人一提AI做EDA脑子里浮现的是我说一句话芯片就设计好了。这个想象和现实之间的差距大概等于我会背乘法口诀和我能证明费马大定理之间的差距。真实的芯片设计流程粗略分规格定义 → 架构设计 → RTL编码 → 功能验证 → 逻辑综合 → 布局布线 → 时序签核 → 物理验证 → 流片。Agent目前能比较靠谱介入的其实集中在RTL编码、验证用例生成、脚本编写、日志分析与debug这几个环节。再往后走综合和布局布线的优化空间被工具厂商的算法锁得很死Agent更多是调参助手而不是决策者。为什么因为后端环节的每一步都有明确的物理约束和数学优化目标Cadence、Siemens EDA这些工具内部跑了十几年的启发式算法和求解器一个通用Agent想在这上面超越它们性价比极低。反倒是前端那些需要人写代码、需要人读日志、需要人查文档的脏活累活才是Agent的甜区。我见过太多项目一上来就喊端到端自动生成芯片结果Demo里跑的是一个玩具级的计数器连时序约束都没加。这不是技术路线问题是对流程复杂度缺乏敬畏。2.2 RTL为什么是Agent最现实的切入点RTLRegister Transfer Level是硬件描述的核心抽象层Verilog/SystemVerilog/VHDL都属于这一类。它有几个特点天然适合Agent有明确的语法和语义不像自然语言那么模糊模型容易学到结构。有海量公开语料GitHub上的开源IP、各种教程、竞赛题训练数据不缺。有可自动化的验证闭环写完RTL可以跑仿真仿真结果能自动判断对错这就给了Agent自我迭代的信号。模块化程度高一个FIFO、一个仲裁器、一个状态机都是相对独立的单元适合分而治之。关键词里出现的modelsim中能不能查看RTL电路图8位同步SAR ADC在Cadence中的设计这类搜索其实反映的就是真实工程师的日常他们要的是能看懂、能验证、能复用的RTL而不是一段看起来很美但综合不过的代码。Agent在这里的价值不是替代工程师写RTL而是把写-测-改这个循环加速。一个熟练工程师写一个AXI-Lite从机可能要半天Agent生成初版加人工修正可能只要一小时剩下的时间用来做架构权衡。这才是合理的预期。2.3 Agent和Harness的区别决定了你的项目能不能落地热词里有个harness和agent区别这个问题问得非常到位因为它直接决定了一个EDAAI项目是玩具还是产品。简单说Agent是会思考、会决策、会调用工具的主体Harness是约束Agent行为、提供工具接口、管理上下文和状态的外壳框架。打个比方Agent是司机Harness是车交规仪表盘。你光有一个聪明的司机没有车、没有路、没有油他哪儿也去不了。在EDA场景里Harness要负责的事情包括职责具体内容不做会怎样工具封装把仿真器、综合器、linter包成Agent可调用的接口Agent只能空想无法验证上下文管理管理RTL文件、约束、日志的读写与版本上下文爆炸Agent失忆状态机控制生成-仿真-分析-修正的循环无限循环或提前放弃安全边界限制Agent能改哪些文件、能跑哪些命令误删工程、跑飞资源结果判定定义什么叫通过Agent自说自话无法收敛我见过的最典型的失败案例就是有人拿一个通用Agent框架接了个仿真器就宣称AI自动设计芯片。跑起来之后Agent生成一段RTL仿真报错它读不懂波形和日志就开始瞎改改到第十轮还在原地打转。问题不在模型在于Harness没有把错误信号翻译成Agent能理解的反馈。3. 钓鱼佬的三种典型姿势以及他们为什么钓不到鱼3.1 姿势一套壳Demo专钓不懂行的人这是最常见的一种。拿一个开源大模型套一个聊天界面喂几段Verilog教程然后录一个视频输入帮我写一个UART输出一段能跑的代码。视频剪得很漂亮配乐很燃标题写着颠覆EDA。问题在于UART这种模块在GitHub上有几万个现成实现模型大概率是背出来的不是设计出来的。你换一个稍微偏门的需求比如带奇偶校验和可配置波特率的UART且要满足某工艺下的时序约束它立刻露馅。这种姿势能钓到流量钓不到真实用户。因为真正的工程师一试就知道深浅而他们才是付费和传播的核心人群。3.2 姿势二堆参数、刷榜单专钓投资人第二种更高级一点找一个RTL生成的数据集把模型微调一遍然后在某个自建benchmark上刷一个高分发一篇论文或者一份BP宣称我们的RTL生成准确率超过XX%。这里有个巨大的陷阱RTL生成的准确率是个极其容易注水的指标。如果你的测试集和训练集同分布如果你的判定标准只是语法正确如果你的任务只是补全一行assign那准确率可以刷到很高但毫无意义。真正有意义的指标应该是生成的设计能否通过功能仿真、能否综合、能否满足时序、面积功耗是否可接受。这四个门槛一卡很多高分模型直接归零。我建议任何看这类项目的人第一句话就问你的benchmark里有多少设计是真正跑完了综合和时序签核的3.3 姿势三蹭开源、蹭社区专钓简历第三种是学生和转行者居多fork一个开源EDAAI项目改改README加几个star然后写进简历参与EDA智能体开发。这本身不算错学习嘛但问题是很多人只停留在改README的层面对底层原理一问三不知。我面试过这样的人问他你的Agent怎么处理仿真失败的情况答就重新生成一次。再问如果连续失败十次呢答那就……再生成一次。这就是典型的没有Harness思维。钓鱼佬的共同问题是他们钓的是看起来像而不是真的能用。而EDA这个领域恰恰是看起来像和真的能用之间隔着一条马里亚纳海沟的领域。4. 想认真做Harness该怎么搭一份可落地的思路4.1 先定义成功再谈Agent任何EDAAgent项目第一步不是选模型是定义什么叫成功。这个定义必须可自动判定否则Agent无法自我迭代。以生成一个满足规格的FIFO为例成功标准可以拆成语法检查通过verilator lint / iverilog编译功能仿真通过给定测试激励输出符合预期综合通过yosys或商业综合器无错误时序满足在给定约束下无违例面积/功耗在预算内这五条里前三条可以完全自动化第四条需要综合器STA工具第五条需要工艺库。建议新手从1-3条做起把闭环跑通再逐步加码。别一上来就追求全流程那是给自己挖坑。4.2 工具链的最小可用组合如果你想自己搭一个EDA Agent的Harness下面这套组合是我实测下来门槛最低、反馈最快的仿真Icarus Verilogiverilog VVP轻量、开源、启动快波形GTKWave配合VCD文件方便Agent解析信号LintVerilator速度快报错信息结构化程度高综合Yosys开源能给出资源占用和简单时序估计版本管理Git每次Agent修改都commit方便回滚和对比商业工具Cadence、Siemens EDA当然更强但它们的license成本和脚本复杂度会让你的迭代速度慢一个数量级。前期用开源工具把逻辑跑通后期再考虑接商业工具这是我踩过坑之后的建议。4.3 把错误日志翻译成Agent能吃的信号这是整个Harness里最核心、也最容易被忽略的一环。仿真器吐出来的日志是给人看的格式混乱、信息冗余。Agent直接读原始日志很容易抓错重点。我的做法是写一层日志解析器把仿真输出结构化成JSON# 伪代码示意把iverilog仿真输出解析成结构化信号 import re def parse_sim_log(log_text): result { compile_ok: False, sim_ok: False, errors: [], mismatches: [] } if error not in log_text.lower(): result[compile_ok] True # 提取不匹配的测试用例 for line in log_text.splitlines(): if MISMATCH in line: result[mismatches].append(line.strip()) if ERROR in line: result[errors].append(line.strip()) result[sim_ok] len(result[errors]) 0 and len(result[mismatches]) 0 return result有了这个结构Agent拿到的就不是一大坨文本而是编译过了、仿真没过、第3个测试用例在t120ns时输出期望0x1A实际0x1B这种精确信号。反馈越精确Agent收敛越快这是铁律。4.4 循环控制别让Agent无限自我感动Agent最容易犯的毛病是我改了我觉得对了。所以Harness必须有一个硬性的循环上限和收敛判据。我的经验参数单次任务最大迭代轮数8-12轮连续3轮无改进错误数不下降强制退出交人工每轮必须记录改了什么、为什么改、结果如何超过预算token或时间中断并保存状态这些参数不是拍脑袋是我在几十次跑飞之后总结的。没有上限的Agent循环等于烧钱机器。5. 那些搜索热词背后藏着真实工程师的痛点5.1 cadence瞬态仿真不收敛——Agent能帮上忙吗这个搜索词特别真实。瞬态仿真不收敛是模拟电路设计的经典噩梦原因可能是初始条件、步长设置、模型问题、电路拓扑本身。传统做法是工程师凭经验一项项排查。Agent在这里的价值不是一键解决而是把排查清单结构化并自动尝试常见修复。比如检查是否有悬空节点检查是否有理想电压源短路尝试放宽reltol/abstol尝试调整初始条件这些操作在Cadence里都有对应的脚本接口Harness可以把它们封装成Agent可调用的修复动作让Agent按优先级尝试。这比让Agent重新生成电路靠谱得多因为问题往往不在电路本身而在仿真设置。5.2 cadence仿真器件未定义——典型的上下文缺失这个错误通常是因为模型库没加载、工艺库路径不对、或者器件名拼写问题。对Agent来说这是一个上下文管理问题它需要知道当前工程用了哪个工艺库、库文件在哪、器件命名规则是什么。所以Harness里必须有一个工程上下文模块记录这些元信息并在Agent每次操作前注入。没有上下文的Agent就像一个不知道自己在哪个工地的工人工具都认不全。5.3 立创EDA AI生成和嘉立创EDA画PCB教程——另一条战线热词里立创EDA、嘉立创EDA出现的频率很高这说明EDAAI的战场不只在高端芯片也在PCB和中小规模设计。立创EDA这类工具的用户基数大、门槛低、需求碎片化反而是AI辅助最容易见效的地方。比如立创EDA快速调整布线间距立创EDA原理图里的棱形图案是什么意思这类问题都是典型的高频、低难度、可自动化的咨询。一个接入了知识库和操作API的Agent完全可以胜任这类助手角色。这条战线的商业价值可能比AI设计CPU更实在。5.4 agent安全和agent anywhere——被低估的基础设施agent安全这个词值得单独说。在EDA场景里Agent能改文件、能跑命令、能调用工具一旦失控轻则工程损坏重则资源被占满。所以权限隔离、操作审计、沙箱执行是必须的。我自己的做法是Agent的所有文件操作都在一个独立的workspace里通过Git管理任何修改都可回滚所有命令执行都有超时和资源限制关键操作如删除、覆盖需要显式确认。这些不是高级功能是及格线。6. 如果你要入局我给几条不客气的建议6.1 别做通用EDA Agent做某个环节的专家通用Agent是巨头的游戏个人和小团队进去就是送。但某个具体环节——比如AXI总线协议验证用例生成时序约束自动补全综合日志智能分析——这些细分场景需求真实、边界清晰、容易做出差异化。我认识一个团队就专做RTL lint错误的自动修复把常见lint规则和修复模式做成知识库Agent只负责匹配和改写。听起来很窄但客户付费意愿很强因为这是工程师每天都要面对的重复劳动。6.2 把可验证当成第一原则EDA和纯软件不一样硬件设计的对错是可以被严格验证的。这是你的优势也是你的枷锁。优势在于你能拿到明确的反馈信号枷锁在于你糊弄不过去。所以任何功能先问我怎么自动验证它是对的如果答不上来这个功能就不该做。不能验证的AI功能在EDA里等于不存在。6.3 别迷信模型规模Harness的质量决定上限我见过太多人把精力全花在换更大的模型微调更好的权重上结果Harness一塌糊涂Agent再聪明也使不上劲。实际上在EDA这种强约束场景里Harness的设计质量对最终效果的影响往往大于模型本身的差距。一个好的Harness能让中等模型跑出优秀结果一个烂的Harness能让最强模型变成复读机。这个投入产出比一定要算清楚。6.4 尊重领域知识别用纯软件思维硬套最后一条也是最容易被忽视的EDA是有几十年沉淀的领域很多看起来冗余的流程背后都有血泪教训。比如为什么要做形式验证、为什么要做DFT、为什么要留时序余量这些不是官僚主义是工程现实。一个不懂硬件的纯软件团队做EDA Agent最容易犯的错就是觉得这些步骤可以跳过。跳过的结果就是Demo很美、流片很惨。要么自己补硬件知识要么找一个真正做过芯片的合伙人没有第三条路。7. 关于这条赛道我自己的几点体会写了这么多最后说点掏心窝的话。EDAAgent这条赛道现在确实挤满了钓鱼佬但这不代表赛道本身是假的。恰恰相反越是有人钓鱼的地方越说明水里有真鱼。问题在于你能不能分辨哪些是真需求、哪些是伪需求能不能沉下心把Harness这种不性感但决定成败的活干好。我自己在这个方向上的体会是慢就是快。别急着做端到端别急着刷榜单先把一个最小闭环跑通——生成一段RTL、自动仿真、自动分析、自动修正、自动验证。这个闭环哪怕只覆盖一个FIFO只要它是真的能跑、能复现、能扩展的就比一百个漂亮的Demo有价值。还有一个很实际的建议多和一线工程师聊天。他们每天在搜索框里敲的那些词——瞬态仿真不收敛器件未定义布线间距怎么调——才是这条赛道真正的需求地图。钓鱼佬盯着榜单认真做事的人盯着这些搜索词。方向对不对从你关注什么就能看出来。至于那些还在钓鱼的随他们去吧。水退了谁在裸泳一目了然。而你要做的是在水退之前把真正能用的东西做出来。