数字电路这门课很多人学完就忘原因不复杂课本上讲完卡诺图、触发器、时序逻辑紧接着就是一道用与非门设计一个交通灯的习题做完也不知道自己到底造了个什么东西。我当年也是这样直到有一次动手用分立逻辑门搭了一个能真正算数的东西——一个十进制四位加减乘除计算器全部逻辑门加起来控制在500个以内。那个过程里踩的坑、想明白的事比看十遍教材都管用。这篇内容就是把这个项目从头到尾拆开讲。它适合两类人一类是正在学数字逻辑、想找个能落地的项目把知识串起来的学生另一类是对底层电路有好奇心、想搞明白计算机到底怎么算数的爱好者。核心关键词是逻辑门、十进制运算、四位计算器、加减乘除、BCD编码、组合逻辑、时序控制。我会讲清楚为什么选十进制而不是二进制、500个门这个预算怎么分配、加减乘除各自的电路怎么设计、显示和按键怎么处理以及实测中那些文档里不会写的坑。先说结论性的判断这个项目真正的难点不在算而在表示和控制。十进制运算意味着你要处理BCD编码的进位修正四位意味着你要做级联加减乘除意味着你要在有限的门的预算里复用同一套加法器。把这三件事想通剩下的就是耐心接线和调试。1. 为什么是十进制四位而不是二进制1.1 十进制带来的表示成本与直觉收益用二进制做计算器是最省门的做法这一点毫无疑问。一个四位二进制加法器用74系列的话一片就够进位链也简单。但问题在于人机接口你要么在输入输出时做二进制与十进制的转换要么让用户直接面对二进制。前者需要额外的转换电路后者对使用者不友好。十进制BCDBinary-Coded Decimal的思路是每一位十进制数用四位二进制表示0到9对应0000到1001剩下1010到1111六个状态是非法码。这样做的好处是显示驱动极其直接——每个BCD码直接送七段译码器就能点亮数码管不需要任何转换。代价是运算时要处理逢十六进一和逢十进一的差异也就是所谓的BCD修正。我选十进制核心原因是这个项目的目标是看得懂、算得对、显示直观而不是追求门数极限。四位十进制能表示0000到9999做加减乘除的演示完全够用溢出边界也容易观察。如果做八位门的预算立刻翻倍500个门根本打不住。1.2 四位字长的溢出边界与设计取舍四位十进制最大9999这个范围决定了运算的边界条件。加法超过9999要给出溢出指示减法出现负数要处理借位或者用补码表示乘法两个四位数相乘最大是9999×9999结果接近一亿八位都装不下所以乘法必须做结果截断或者只允许较小操作数。除法同理商和余数的位宽要提前规划。这些边界不是缺陷反而是教学设计上的优点——它逼着你在设计阶段就想清楚数据通路。我的处理方式是加减法用四位全宽溢出用最高位的进位标志指示乘法限制操作数在两位十进制以内0到99结果四位显示除法用被除数四位、除数两位商两位、余数两位。这样500个门的预算才分配得开。提示位宽规划一定要在画第一根线之前定死。我见过有人边搭边改位宽最后进位链全乱返工的成本远大于前期多想半小时。1.3 500个门的预算怎么切500个逻辑门听起来不少但分摊到加减乘除四套功能上就很紧张。我的分配大致是这样的输入寄存与按键消抖约60门BCD加法器核心约80门BCD修正逻辑约50门减法借位与补码转换约60门乘法移位累加控制约90门除法移位减法控制约90门显示多路选择与译码约50门控制状态机约20门。加起来正好卡在500附近。这个预算逼出了几个关键决策加法器必须复用减法和乘法、除法都建立在同一个BCD加法器之上显示必须用多路扫描而不是每位独立译码否则译码器数量翻四倍控制逻辑必须用状态机而不是纯组合逻辑否则门的数量失控。这些决策后面会逐一展开。2. BCD加法器整个计算器的心脏2.1 四位二进制加法与BCD修正的原理BCD加法器的做法是先当二进制加再修正。以一位BCD为例两个BCD数字相加结果范围是0到18。如果直接用四位二进制加法器加当结果大于9时二进制结果和正确的BCD结果之间差了6因为四位二进制逢16进一而十进制逢10进一16-106。所以修正规则是如果二进制加法的和大于9或者产生了进位就给结果加6同时向高一位进位。这个6不是随便来的它是两种进制基数之差。理解这一点后面所有修正逻辑都是自然推导。具体判断条件可以写成若S3·S2 S3·S1 Cout为真则需要修正。这里的S3、S2、S1是二进制和的高三位Cout是进位输出。这个布尔表达式对应大约五六个门是修正逻辑的核心。2.2 一位BCD加法单元的完整门级实现一位BCD加法单元我拆成三级第一级是两个四位二进制加法可以用超前进位或者行波进位行波省门但慢这个项目速度不敏感选行波第二级是修正判断用上面那个布尔式第三级是条件加6用一个四位加法器把修正值0000或0110加上去。行波进位的四位加法器每位是一个全加器全加器用两个异或门、两个与门、一个或门实现大约5个门四位就是20门加上修正判断6门条件加6又是一个四位加法器20门一位BCD加法单元大约46门。四位级联就是184门这已经超出我预算里加法器核心的80门了。所以实际做法要优化修正判断可以共享条件加6可以用半加器简化因为加的是常数0110最低位加0等于不变次低位加1可以用异或高位加1要考虑进位传播。优化后一位BCD加法单元能压到30门左右四位约120门再和减法复用预算才勉强够。这个优化过程本身就是很好的组合逻辑练习。2.3 级联时的进位传递与延迟四位BCD级联时低位的进位输出直接接高位的进位输入。行波进位的问题是延迟累积四位十进制就是十六级全加器的延迟串联。在几十赫兹的按键操作下这完全不是问题但如果要做连续运算或者高频扫描就得考虑超前进位。我实测下来用行波进位在按键触发、结果稳定的场景下没有任何可见问题。真正需要注意的是进位链上的毛刺——当多个位同时变化时中间状态可能短暂出现错误的进位。解决办法是在加法器输出后加一级寄存器用时钟锁存等信号稳定后再送显示。这一级寄存器大约16个触发器要算进预算。3. 减法、乘法、除法如何共用一套加法通路3.1 减法转补码借位就是加补数减法最省门的做法是转成加法。A减B等于A加B的补码。在十进制里补码的概念是对10的幂取补四位十进制就是A (10000 - B)结果的低四位就是差最高位的进位取反就是借位标志。求10000减B可以用每位对9取补再加1实现每位对9取补就是一个四位减法器或者用异或加修正成本不高。这里有个容易踩的坑BCD的取补不是简单按位取反。二进制取反加一得到补码但BCD每位是0到9对9取补才是正确操作9减该位。我一开始按二进制补码做结果算出来全是乱码排查了半天才反应过来是编码体系不同。对9取补可以用一个小的查找逻辑或者9减该位的减法器实现。3.2 乘法移位加与部分积的累加乘法用移位加。两个两位数相乘把乘数逐位取出每一位与被乘数相乘得到一个部分积部分积按位左移后累加。由于是十进制每次乘一位实际上是0到9倍的被乘数可以用查表或者重复加法实现。重复加法最省门但慢查表需要存储折中方案是用被乘数的1倍、2倍、4倍、8倍通过移位和加法组合出任意倍数。控制部分是一个小状态机取出乘数最低位、判断、累加、整体右移乘数、左移部分积、循环。两位数乘法最多循环两轮每位十进制每轮内部处理0到9的倍数。这个状态机大约20个门加几个触发器是乘法模块的控制核心。3.3 除法移位减与余数恢复除法是乘法的逆过程用移位减。被除数逐位左移进入余数寄存器每次比较余数与除数够减就减并置商位为1不够减就置0。十进制下每次移入一位比较和减法是BCD运算。恢复余数法的变种是不恢复直接在下一次移位时补偿能省一些门。除法的状态机比乘法稍复杂因为要处理试减失败的分支。我的做法是先减看借位标志如果借位说明不够减再把除数加回去恢复余数。这个减了再加回的操作多花一个加法周期但逻辑简单门的开销小符合500门的预算约束。3.4 共用加法器的总线设计与冲突避免加减乘除共用一套BCD加法器关键是设计一条结果总线和一个多路选择器把不同运算的操作数送到加法器输入端。多路选择器每位需要几个门四位十进制就是十六位宽的选择成本要算清楚。冲突避免靠控制状态机保证同一时刻只有一个运算模块占用加法器这要求状态机有明确的占用信号。我踩过的坑是最初没做总线仲裁减法和乘法同时触发时加法器输入打架结果完全随机。后来加了一个简单的互斥锁信号任何运算开始前先检查加法器是否空闲才彻底解决。这个教训说明即使是小项目资源竞争的问题也会真实出现。4. 输入、显示与控制被低估的半壁江山4.1 按键消抖与输入寄存机械按键的抖动是数字电路项目的经典坑。按下瞬间触点会在几毫秒内反复通断如果不消抖一次按键会被识别成好几次。消抖方案有两种硬件RC加施密特触发器或者软件这里是逻辑计数消抖。我用的是计数器消抖检测到按键变化后启动一个计数器连续若干个时钟周期电平稳定才确认大约需要十几位计数器和几个门。输入寄存用D触发器锁存当前操作数四位十进制就是十六个触发器。这里要注意的是输入顺序——用户先按的位应该进入高位还是低位要有明确的移位寄存器逻辑。我的做法是每次输入左移新数字进最低位符合计算器习惯。4.2 七段译码与多路扫描显示七段译码器把BCD码转成段码0到9各对应一组七位输出。如果用专用译码芯片当然简单但为了控制门数我用组合逻辑实现每个段是一个关于四位BCD输入的小布尔函数用卡诺图化简后每段大约三到五个门七段约25门。四位独立译码就是100门太贵。所以显示用多路扫描一个译码器轮流为四位服务靠位选信号快速切换利用人眼视觉暂留。这样译码器只要一份加上位选扫描计数器两位和段驱动总共约40门。扫描频率要足够高一般几百赫兹以上看不出闪烁但也不能太高以免驱动能力不足。4.3 控制状态机运算流程的调度者整个计算器的行为由一个状态机调度等待输入、接收操作数、选择运算、执行、显示结果、等待下一次。状态数不多大约六到八个状态用三到四个触发器加组合逻辑译码实现20门左右。状态机的设计要点是每个状态的进入条件和退出条件要写清楚尤其是运算执行状态要等加法器结果稳定后才能跳转。我建议把状态图画在纸上再动手因为状态机的错误最难调——它不像组合逻辑那样能一眼看出对错往往表现为偶尔算错或者卡住不动。有了状态图配合几个指示LED观察状态跳转排查效率高很多。5. 实测中的坑与调试方法5.1 毛刺、竞争与时钟域问题组合逻辑的毛刺在多位同时变化时几乎必然出现。BCD修正逻辑里判断条件依赖多个输入输入变化的先后会导致判断信号短暂抖动进而让条件加6误触发。解决办法一是加寄存器打拍二是用格雷码或者一次性编码减少同时变化的位数。我最终是在修正判断后加了一级触发器用系统时钟同步毛刺被彻底滤掉。时钟域问题在小项目里也值得警惕按键消抖用的慢时钟和运算用的主时钟如果不同步跨域信号会亚稳态。简单做法是全部用同一个时钟消抖靠计数器分频而不是独立时钟源这样就没有跨域问题。5.2 用LED和逻辑笔做分段验证500个门的电路不可能一次搭对。我的调试策略是分段验证先单独验证BCD加法器用拨码开关给输入LED看输出确认0到9加0到9全对再验证减法、乘法、除法各自独立工作最后联调。每段验证通过再往下走问题定位范围就小。逻辑笔是排查单点电平的好工具比万用表快。对于总线信号用一排LED显示十六位状态能直观看到数据流动。这些土办法在门级调试里比任何高级工具都实用。5.3 门数超标的取舍与优化顺序实际搭下来很容易超预算。优化的优先级我总结为先砍显示多路扫描代替独立译码再砍运算共用加法器最后砍控制状态机合并状态。不要反过来先砍控制因为控制逻辑一旦简化过度行为会变得难以预测调试成本反而上升。还有一个省门的技巧是用与非门和或非门作为通用门因为实际芯片里与非门最便宜也最常用。把与、或逻辑都转成与非实现物料成本能降不少但可读性会变差建议在原理图阶段用标准符号落地时再转换。6. 从门级到系统这个项目真正教会我的事搭完这个计算器我对抽象层次有了切身体会。同样一个加法在门级是进位链和修正逻辑在寄存器级是一条数据通路在指令级是一条ADD指令。层次越高越省心但越高也越容易忘记底下发生了什么。这个项目逼着我在最低层把每一件事想清楚之后再去看任何处理器架构那些为什么要有ALU为什么要流水线的问题都有了具体的答案。另一个收获是关于预算和取舍。500个门是一个硬约束它让我明白工程不是把所有功能都做满而是在约束下找到能工作的最小方案。乘法限制操作数位宽、除法用恢复余数、显示用扫描这些都是约束逼出来的设计而不是教科书上的标准答案。真实工程里约束往往比理论更能塑造方案。如果你也想动手我的建议是从一位BCD加法器开始把它彻底调通再逐步加位、加功能。不要一上来就画四位的完整图那样错误会淹没你。每加一个模块就验证一次让电路始终处于已知正确的状态。这个习惯比这个项目本身更有价值。