1. 为什么大多数人的PCB走线只停留在“连通”层面画过几块板的人都经历过这个阶段原理图连完飞线一拉走线全通DRC零报错觉得自己已经完成任务了。等到板子打回来功能确实能跑但总有些说不清的小毛病——通信偶尔丢包、ADC采样值在低位跳动、上电时偶尔复位、EMI测试曲线在某几个频点上翘起一个包。这时候再回去看布线发现找不出错在哪因为每一条线都连上了。问题的根源在于PCB走线的本质从来不是把两个焊盘用铜连起来而是在有限的物理空间内为电流规划一条阻抗可控、回流路径完整、串扰受控、散热合理的通道。连通只是最低门槛低于门槛就完全不工作而在门槛之上走线质量决定了系统是能用还是稳定可用。我刚入行那会儿吃过一个很典型的教训一块四层板一个SPI Flash接口时钟线走得很随意从主控出来绕了个小弯穿过两个过孔到达Flash长度大约4cm。板子回来读写基本正常但高温老化测试时随机出现读取校验失败。当时折腾了两天怀疑芯片、怀疑电源最后用示波器看时钟波形发现上升沿有明显的振铃和阶梯过孔处阻抗不连续加上参考平面切换造成的回流断裂让这条线在高频下完全不像一根导线更像一根天线。把它挪到完整地平面上、去掉两个过孔、串一个22Ω电阻之后问题消失。这个例子说明一件事走线设计的绝大多数功夫都在看不见的地方——参考平面、回流路径、阻抗、返回电流的分布。它们不体现在原理图上也不体现在DRC里只体现在板子的实际行为中。这篇内容面向已经能画通板子、但想搞清楚为什么这样走才对的读者。我会从最容易被忽略的基础约束讲起逐层推进到阻抗控制、高速信号、电源与地、差分与等长、散热与工艺每个部分都给出可以直接照做的参数和判断依据。基础薄弱的部分我会补上必要的原理有经验的读者可以直接跳到关注的小节。全篇的思路不是罗列规则而是把每条规则背后的物理原因讲明白因为规则会随工艺和速率变化物理原因不会。2. 走线之前必须先确定的四件事很多人拿到板子第一反应是摆器件、拉线顺序反了。走线的质量很大程度上在落第一根线之前就已经决定了。以下四件事没定下来就动手后面返工的概率极高。2.1 层叠结构走线质量的先天条件层叠决定了你有几个可用的布线层、参考平面离信号层多远、阻抗能做到多少。这是整个设计的地基改层叠的成本远高于改布线。一个常见的四层板层叠方案如下层序功能介质厚度示例说明L1信号/器件0.1mm 到 L2顶层元件面L2完整地平面芯板 1.0mm主参考平面尽量不开槽L3电源平面/信号0.1mm 到 L4电源分割或走低速信号L4信号/器件—底层这个结构的核心思想是L1和L4都紧邻L2地平面信号层到参考平面的距离只有0.1mm回流路径极短辐射和串扰都小。对比另一种常见但糟糕的排法——信号-信号-电源-地两条信号层相邻且没有紧邻参考平面层间串扰严重回流被迫跨层跳跃高速信号基本废掉。六层板我更推荐这种L1 信号 L2 地平面 L3 信号 L4 信号 L5 电源 L6 信号或者更稳妥的对称结构L1 信号 L2 地 L3 信号 L4 地 L5 电源 L6 信号第二种用两个地平面对夹住内层信号代价是少一个布线层换来的是内层走线有完整的上下参考特别适合有高速总线的板子。我个人在速率超过百兆的场合基本都用这个结构多花一层铜箔的钱省掉大量调试时间。层叠确定后立刻做一件事计算目标阻抗对应的线宽。用叠层参数介质厚度、介电常数配合阻抗计算工具先算出50Ω单端和100Ω差分的线宽/间距。这些数字要写进设计规则里后面所有走线都按这个宽度来不要中途凭感觉改。我习惯把算好的参数做成一个表格贴在项目文档里比如目标阻抗层线宽到参考面距离参考平面50Ω单端L10.18mm0.1mmL2100Ω差分L10.15mm/0.15mm0.1mmL250Ω单端L60.20mm0.12mmL5注意厂家给的介质厚度是标称值实际压合后会有偏差介电常数也随频率变化。要求严格的场合把叠层图发给板厂让他们复核阻抗很多厂家提供免费阻抗核算服务这一步不要省。2.2 设计规则把经验固化成约束设计规则不是画完再检查的工具而是画之前就约束你的轨道。我通常按这几类设置线宽规则默认信号线一个宽度如0.2mm电源线按电流计算单独设宽阻抗线按计算结果设。不同网络用不同规则比如电源网络设0.5mm起步别让软件用默认值把电源线画得跟信号线一样细。间距规则普通信号间距取线宽的2到3倍高压或高边沿速率信号单独加严。低于0.15mm的间距要确认板厂工艺能力。过孔规则信号过孔孔径和焊环、电源过孔数量、过孔到焊盘的距离。铺铜与禁布区器件下方是否禁铺、天线区域禁布、晶振下方禁走线。差分对规则线宽、间距、最大不匹配长度、过孔数量一致性。关于电源线宽度给一个可直接用的估算外层1oz铜温升10℃条件下1mm线宽大约能承载2A到2.5A内层因为散热差同样宽度只能承载约一半。更保守的做法是用IPC的载流公式或在线计算器把电流、允许温升、铜厚代进去算。我一般按算出来的宽度再乘1.5倍余量因为实际电流可能有浪涌而且走线旁边的铜被别的线切走会影响散热。2.3 器件布局走线的上限由布局决定布局决定了走线的难度和可能性。布局糟糕后面怎么走都是妥协。几个硬性原则按信号流向摆放让主要信号路径尽量短且直。比如电源入口→滤波→转换→负载这条链路上的器件按顺序排走线自然就顺。高速器件靠近主控连接器靠近板边去耦电容紧贴芯片电源引脚。晶振、开关电源、模拟前端这三类是噪声源或敏感体布局时先隔离出来给它们划独立区域。发热器件不要挨着温度敏感器件也不要把大电流路径和微弱信号路径平行排布。我见过一个典型问题某块板子把DC-DC电感和一个精密运放的输入走线放在同一区域运放输出一直有开关频率的纹波。布局时把电感挪到板子另一侧问题解决了一半。走线阶段很难补救布局阶段留下的电磁干扰问题因为空间关系已经固定了。2.4 参考平面规划回流从哪走这一条最容易被忽略但它决定了所有高速走线的命运。电流总是走闭合回路信号从驱动端流向接收端的同时必须有等量的返回电流从接收端流回驱动端。返回电流倾向于走阻抗最小的路径在低频时是最短路径电阻最小在高频时是紧贴信号线正下方的路径电感最小。所以走线下方必须有连续的参考平面。如果信号线跨过了平面上的分割缝返回电流被迫绕行形成一个大的环路结果是辐射增加、串扰增加、边沿变缓、还可能与其他信号共享回流路径产生共模噪声。规划阶段要做的是先确定主地平面是哪一层然后把所有高速信号尽量安排在与它相邻的层电源平面做分割时注意别让重要的信号线在分割缝上方穿越如果无法避免跨分割就在跨越点附近放缝合电容通常是0.1uF尽量靠近跨越位置为返回电流提供一条交流通路。3. 单端走线的实操细节宽度、拐角、过孔与回流到了真正拉线的阶段很多决定看起来是小事累积起来决定成败。3.1 线宽不只是载流问题新手常以为线宽只跟电流有关其实线宽同时影响三件事载流能力、阻抗、以及可制造性。载流按前述方法计算留1.5倍余量。阻抗一旦确定为阻抗控制线射频、时钟、差分、高速总线线宽就由叠层和介电常数锁定不能随意改。改动线宽等于改动阻抗会引起反射。可制造性线宽不要低于板厂的最小线宽能力常见0.1mm精细工艺可到0.075mm。线太细蚀刻偏差占比大实际阻抗偏离设计值同时细线容易在加工中断裂或受热翘起。实用建议把线宽分成几档管理——阻抗线用计算值普通信号用0.2mm到0.25mm电源按电流算大电流用铺铜而不是加宽线。能用铺铜解决的电流问题不要用超宽走线因为超宽线会挤占空间、增加与邻近网络的耦合面积。3.2 拐角45度和圆弧的取舍直角走线在传统观念里是禁忌理由是直角处线宽突变导致阻抗不连续以及尖角在蚀刻时容易残留酸角。实际影响如下在低速电路几十MHz以下中直角的影响基本可以忽略但建议仍用45度或圆弧因为蚀刻工艺在锐角处的铜残留风险是真实存在的尤其在高密度板上。在高速电路中直角造成的阻抗不连续会产生反射虽然单个直角的影响有限但一条线上串多个直角会累积。用45度折线或圆弧过渡更稳妥。圆弧走线在高频数GHz时优于45度因为曲率连续阻抗变化平滑。但圆弧布线会占用更多空间软件操作也更繁琐。我的常规做法射频和数GHz信号用圆弧普通高速用45度低速信号顺手也用45度养成习惯成本几乎为零。3.3 过孔不是打个洞穿过去这么简单过孔是走线中最常见的阻抗不连续点和回流断点。一个通孔在多层板上的等效模型包含孔壁电感、焊盘电容和寄生电容在高速时表现为一个低通节点。关键在于返回电流怎么过孔。信号通过过孔从L1到L6它的返回电流也必须从L2的地平面找到路径回到L5附近的地平面。如果过孔旁边没有地过孔提供通路返回电流只能绕远路环路面积剧增。所以有一条硬规则高速信号过孔旁边必须配置地过孔。配置方式单端信号过孔旁边1个地过孔距离尽量近0.5mm以内。差分对过孔两信号过孔之间或两侧各1个地过孔或者四个地过孔围一圈视速率而定。电源过孔多个并联降低电感一般每个电源引脚配1到2个过孔。另外几个过孔实操要点焊盘到过孔的距离不要太近避免钻孔时损伤焊盘一般≥0.3mm。过孔不要打在焊盘上除非做盘中孔工艺成本更高会引起焊锡流失。大电流路径用过孔时注意数量一个0.3mm孔径的过孔大约能承载1A左右外层到内层保守值2A电流至少2到3个并联。高速差分对的过孔数量要对称两条线经过的过孔数必须一致否则引入时延差。3.4 回流路径把看不见的线画出来我习惯在做完主要布线后做一次回流审查假装自己是一股返回电流从接收端出发问自己走哪条路回家。信号线正下方的参考平面是否连续有没有跨过平面的开槽、分割、器件挖空区换层时过孔附近有没有地过孔回流是否被迫与其他大电流路径共用通道审查时可以在软件里高亮地平面用视线沿信号线走一遍凡是平面被切断的地方都是风险点。发现跨分割后处理优先级是改线避开 加缝合电容 缩小跨越宽度。缝合电容的选值不是随便的它要在信号的主要频率成分上呈现低阻抗0.1uF对几十MHz有效但对几百MHz以上的成分还得配合更小容值的电容或者直接用平面缝合过孔阵列。提示跨分割的问题在示波器上常常表现为边沿台阶和振铃容易误判为驱动能力不足。遇到莫名的高速信号质量问题先看参考平面再怀疑芯片。4. 阻抗控制与高速信号从能通到信号完整当信号速率上升、边沿变陡之后走线不再是集总导线而是一条传输线。判断标准不是频率高低而是信号上升时间与走线延迟的关系当走线延迟超过上升时间的1/6左右时传输线效应开始显现需要考虑阻抗匹配。4.1 什么时候必须做阻抗控制给一个实用的判断表信号类型典型速率/边沿是否需要阻抗控制说明普通GPIO、按键、LED低速边沿毫秒级不需要连通即可UART、I2C几百k到几M一般不需要走线短时注意串扰SPI数M到数十M长走线建议控制时钟线优先USB 2.0480Mbps必须90Ω差分以太网100M/1000M必须100Ω差分DDR数百M到数G必须且需等长单端50Ω为主射频、天线GHz必须50Ω严格控制判断口诀边沿快、走线长、要求稳三者占两样就得控制。一条10cm的线传10MHz方波边沿如果是1ns传输线效应明显同样长度传1MHz正弦基本可以当导线看。4.2 阻抗不连续的处理顺序阻抗不连续来自线宽变化、层间切换、过孔、连接器、器件焊盘、分支stub。处理优先级从高到低避免不必要的换层。每换一次层就多两个不连续点。高速总线规划时尽量让关键信号在同一层走完。保持线宽一致。从驱动器到接收器阻抗线不要中途变宽变窄如果必须变比如进入细间距BGA的扇出区变化段尽量短且变化处不要靠近接收端。过孔优化。减小过孔焊盘直径、增大反焊盘antipad、缩短孔长用盲埋孔成本高或者用背钻去掉多余的孔壁高速背板常用。端接匹配。源端串阻22Ω到33Ω抑制过冲终端并联或戴维南端接吸收反射具体选哪种看拓扑。源端串阻是最常用的手段因为它简单、便宜、还能降低驱动端的边沿速率从而减小EMI。取值方法是串阻加上驱动器输出阻抗约等于走线阻抗。多数CMOS驱动器输出阻抗在10Ω到30Ω之间所以串22Ω到33Ω比较常见。串阻位置必须靠近驱动端放在中间或接收端就失去意义了。4.3 差分对走线只是表象对称才是本质差分信号靠两条线的电压差传递信息共模噪声在接收端被抵消。这个机制成立的前提是两条线看到的环境尽可能相同。所以差分走线的核心不是两条线挨着走而是保持对称等长两条线长度差控制在规定范围内常见要求5mil以内高速接口更严。长度差直接转化为时延差破坏共模抑制。等间距两条线全程间距恒定间距变化等于差分阻抗变化。过孔数一致两条线经过的过孔数量必须相同且过孔位置尽量对称。参考平面一致两条线不要一条在完整地平面上、另一条跨过平面缝。不要在中途分开绕行。如果必须绕开障碍物两条线一起绕保持间距。关于差分对内两条线之间的间距很多人以为越小越好其实要看目标阻抗。间距减小会降低差分阻抗需要通过减小线宽来补偿。所以紧密耦合和松散耦合都能实现100Ω区别在于紧密耦合对共模噪声抑制更好、对布线空间要求更高松散耦合更容易布线、对阻抗偏差更宽容。我一般按板厂能力和布线密度选不迷信紧耦合。差分对之间还要注意对间间距。不同差分对之间至少保持3倍线宽的间距3W原则避免对间串扰。4.4 等长绕线的做法与误区DDR、多路并行总线、差分对都需要等长。等长绕线有几个容易做错的地方绕线位置绕线产生的蛇形段应该分散在整条线的沿途而不是全挤在一处。集中绕线会形成一段密集的耦合区反而引入串扰。蛇形参数蛇形段的凸起高度振幅不要超过线间距的2到3倍段与段之间的间距至少3倍线宽。振幅太大、间距太小相邻蛇形段之间会产生明显串扰。绕线不要靠近其他信号。等长调整段最好在相对空旷的区域做或者在这段区域下方有完整参考平面。等长不是越精确越好。满足接口规范要求的容差即可盲目追求零误差会大幅增加布线难度并可能引入新的不连续。比如DDR3内部字节通道内的等长要求通常在几十mil量级具体看控制器手册。还有一个常见误区等长绕线会增加走线长度从而增加延迟和损耗所以要先完成主要布线再统一做等长调整并且等长调整量要尽量小——也就是说前面的布线就要有意识地让各条线长度接近后面的绕线只是微调。如果一开始随手画最后发现要绕十几厘米的蛇形那这条线的信号质量基本没救了。5. 电源与地走线设计的另一个战场很多人把注意力全放在信号线上实际上电源分配网络PDN出问题的概率一点不低而且症状更隐蔽——表现为随机复位、通信误码、模拟精度不足、发热异常。5.1 电源走线的三个核心指标电源路径要同时满足三点载流足够、压降可控、阻抗够低。载流按前面说的算留余量。特别提醒核心电压比如1.2V、1.0V的电流往往很大线宽必须按实际电流算不能沿用外设电源的经验值。压降从电源输出到负载引脚铜箔上的压降要控制住。经验值是压降不超过电源电压的3%到5%。对于1.0V的核心电压5%就是50mV这个预算很紧张所以核心电源常用整片铺铜而不是走线。阻抗PDN在负载瞬态电流变化时不能有太大波动。低频靠稳压器响应中频靠大容量电容高频靠小容量陶瓷电容和平面电容。走线的任务是别在这些环节之间引入额外的寄生电感。实操上我处理电源的顺序是先规划电源平面或宽铺铜通道再放去耦电容最后处理从电容到芯片引脚的最后一小段。最后一小段往往是最关键的因为它的寄生电感直接影响高频去耦效果。5.2 去耦电容位置比容值更致命去耦电容的经典误区是容值选对了就行。实际上一个0.1uF电容如果放在离芯片电源引脚2cm的地方它的高频去耦作用基本消失因为那段走线的寄生电感大约每毫米1nH量级在几十MHz时就已经呈现高阻抗。正确做法电容尽量贴近电源引脚走线尽量短而宽用短粗的引线或直接打在焊盘旁。电容的地端通过过孔就近连接到地平面上过孔要靠近焊盘不要走一段线再打孔。多个容值组合使用10uF或更大负责低频储能1uF和0.1uF负责中高频必要时加0.01uF处理更高频。不要只堆同一容值。每个电源引脚配一个0.1uF是常规做法芯片手册有具体要求时按手册来。有个直观的验证方法板子做回来后用示波器在芯片电源引脚处量纹波探头用短地弹簧不要用长地线如果纹波比预期大很多多半是去耦路径的寄生电感问题而不是电容容值不够。5.3 地平面分割什么时候该分什么时候是自找麻烦关于地平面分割行业里争论很多。我的实践经验是模拟地和数字地在多数混合信号板上不需要硬分割。正确做法是单点连接或者用完整地平面配合合理的器件布局。硬分割地平面会让跨越分割的信号回流断裂问题比收益大。确实需要隔离的场合比如高精度ADC前端、大功率开关电源与微弱信号共存可以用分割但必须保证跨越分割的信号线旁边有连接两地的通路缝合电容或0欧电阻且分割缝不要从任何信号线正下方穿过。分割要按电流路径来分而不是按模拟/数字的标签来分。关键问题是大电流回流在哪走会不会污染小信号的地把大电流回流的路径规划好比机械地分割地平面有效得多。我处理过一块板子前一位设计者把地分成模拟地、数字地、功率地三块各自单点连接到一个星点。结果ADC读数一直有跳变。检查发现ADC的输入信号线跨越了模拟地和数字地之间的分割缝回流被迫绕行耦合进了数字噪声。改成完整地平面、把ADC和数字部分按区域布局、大电流路径单独走之后读数稳定了。5.4 大电流路径的特殊处理开关电源、电机驱动、大功率LED这类应用电流路径有几个特殊要求环路面积最小化。开关电源的输入电容、开关管、电感构成的环路是主要辐射源这个环路的面积要尽可能小元件紧挨着放走线短而宽。功率地和信号地分开走最后单点汇合。这里的分开指的是走线路径分开不是地平面硬分割。让大电流在自己的通道里流不要从敏感器件下方穿过。反馈采样点要准。开关电源的反馈电压采样必须从负载端取而不是从输出电容端取否则负载电流变化时输出会有偏差。热设计。大电流走线本身发热铺铜面积要够必要时加过孔阵列把热导到其他层。过孔在这里既是电通路也是热通路。6. 那些只有踩过才知道的工艺与细节坑规则讲完了实际做板时还有一些零碎但影响很大的细节。这些内容多数不会写在教科书里但每一块板子都会遇到。6.1 铺铜的边界处理与孤岛铺铜copper pour用得好能降低阻抗、辅助散热、屏蔽干扰用得不好会制造麻烦。孤岛铜必须删除或用缝合过孔连接。一块不与任何网络连接的孤立铜皮实际上是一个悬浮导体会成为天线。软件通常有删除孤岛选项务必打开。铺铜到走线的间距要合理太小会增加寄生电容太大会造成蚀刻不均。一般取0.25mm到0.3mm。尖锐的铜角会产生尖端放电和蚀刻问题。铺铜边缘尽量圆滑避免细长的铜刺。可以用软件的热焊盘和圆角处理功能。热焊盘连接方式插件焊盘和某些表贴焊盘需要热隔离thermal relief以便焊接但热隔离会降低导热和导电能力。大电流焊盘要用全连接solid connect信号焊盘用热隔离。这个设置在设计规则里可以按网络指定。6.2 丝印与阻焊不影响电气但影响可制造性丝印不要压在焊盘上否则会影响焊接。软件有丝印到焊盘的间距检查。器件位号要清晰可读方向统一不要被器件本体完全遮挡。阻焊桥solder mask bridge在细间距器件上要注意太窄的阻焊桥板厂做不出来会导致焊盘之间连锡。间距小于0.2mm的焊盘之间要提前和板厂确认阻焊工艺能力。6.3 测试点与可调试性我现在的习惯是每个关键网络都留测试点。电源轨、复位、时钟、主要通信线、调试接口这些地方留出直径1mm到1.5mm的裸铜测试点不要盖阻焊间距足够放探针。这一条看起来是多此一举但板子出问题时有没有测试点决定了你是花十分钟定位还是花两天拆焊飞线。我吃过亏一块板子复位异常复位信号没有任何测试点最后只能用细针顶在芯片引脚上量稍一滑动就短路。6.4 拼板与工艺边拼板方式V-cut、邮票孔影响分板应力和边缘走线。靠近板边的走线要留够距离V-cut处不要走线分板时机械应力会损伤附近铜箔。工艺边breakaway rail宽度一般5mm以上上面放Mark点和定位孔。Mark点基准点要有足够的空旷区周围1mm到2mm无铜、无阻焊否则贴片机识别不了。6.5 一个真实的问题排查链路说一个我印象比较深的案例完整呈现排查思路。现象一块带以太网接口的板子百兆模式下通信正常千兆模式偶尔断链重启后恢复负载高时更容易出现。排查步骤先看物理层。用示波器看差分对的眼图发现眼高偏小、抖动偏大说明信号质量有裕量不足的问题。检查走线。调出PCB重点看差分对长度差在8mil左右规范要求5mil以内勉强超标更严重的是其中一条线中途经过了电源平面的一个分割区参考平面不连续。检查过孔。两条线经过的过孔数量一个是2个一个是3个不对称。检查端接。PHY芯片的差分对没有端接电阻手册上标注内部有端接但在长距离线缆下外部匹配仍有必要。处理把差分对改到完整地平面相邻层、重新调整等长到3mil以内、过孔数量对齐、加地过孔、在靠近PHY处增加共模扼流圈和匹配网络。验证重新打样后千兆模式稳定长时间满载测试无断链眼图裕量明显改善。这个案例的教训是高速接口的问题往往是多个小偏差叠加的结果单独看每一项都在勉强合格的边缘但叠加起来就把裕量吃光了。所以高速走线不要按刚好达标来做要按留足裕量来做。7. 从规范到习惯我怎么检查一块板子最后分享一下我自己的检查流程这套流程是多年返工攒出来的现在基本能挡住80%的常见问题。检查不是最后一步做而是布线的每个阶段各做一遍。7.1 布线前的检查清单层叠是否已确定并与板厂确认过阻抗设计规则是否已按网络分类设置线宽、间距、过孔、差分电源电流是否已估算电源线宽是否已计算关键器件晶振、开关电源、连接器、模拟前端是否已隔离布局参考平面是否已规划主要信号层是否都有相邻完整平面是否有区域需要禁布天线区、晶振下方、隔离带这一阶段的问题改起来最便宜几分钟的事留到布线结束后再改可能要推倒重来。7.2 布线中期的检查主要信号路径是否尽量短直有无明显绕远高速信号是否已按阻抗线宽走有无中途变宽换层处是否配置了地过孔相邻信号层之间是否有大量平行长距离走线层间串扰风险差分对是否全程等间距有无分叉绕行大电流路径是否与敏感信号保持距离7.3 布线收尾的检查检查项判断标准常见问题回流完整性每个高速信号下方参考平面连续跨分割、平面开槽等长满足接口规范的容差绕线集中、蛇形过密间距满足设计规则3W原则并行段过长去耦电容靠近引脚地过孔就近电容偏远、引线过长测试点关键网络均有无测试点难调试丝印不压焊盘可读位号被遮挡铺铜无孤岛边界圆滑悬浮铜皮热设计大电流区铺铜足够有过孔阵列局部过热7.4 一个我个人坚持的习惯板子发出去之前我会做一次反向审查不看网络表只看布线图假装自己是一个完全不懂这块板功能的人从电源入口一路看到负载问自己——电流从哪来、到哪去、回路在哪、信号从哪来、到哪去、回流在哪。凡是答不上来的地方都是隐患所在。这个方法听起来有点玄但确实好用。因为设计久了会陷入我知道它应该连哪的思维定式而实际电流不知道你的意图。板子只认物理不认设计者的想法。还有一点我想强调走线设计里绝大多数最佳实践都有物理依据但每条依据都有适用边界。比如差分对必须紧密耦合在低频接口上不是必须地平面必须完整在有些隔离场合需要让步线越宽越好在阻抗控制场合是错的。真正的能力不是背规则而是知道每条规则为什么存在、什么时候可以打破。我最初几年一直在找标准答案后来才明白这行没有标准答案只有权衡——在成本、工艺、空间、性能之间找一个能通过测试、能量产、能维护的平衡点。每次做完一块板子复盘一下哪些地方当时犹豫过、最后怎么决定的、结果如何进步比看十篇文章都快。7.5 进阶方向当基础技巧不够用时如果板子做到一定复杂度比如开始涉及多层高速总线、射频前端、或者高密度互连仅有上述技巧会碰到天花板。这时候需要往几个方向补仿真验证。用信号完整性工具做阻抗扫描、串扰分析、眼图仿真把问题在打样前发现。入门可以从简单的传输线仿真开始不需要一上来就做全板仿真。电源完整性。做PDN阻抗曲线分析确认从直流到几百MHz的阻抗都在目标范围内据此决定电容组合和平面设计。EMC设计。从源头控制边沿速率、控制环路面积、做好屏蔽和滤波比事后整改便宜得多。工艺能力边界。多和板厂沟通了解最小线宽、最小孔径、阻抗控制精度、层间对准精度这些参数很多设计上的不可能其实是工艺参数没吃透。这些内容每一个都能单独展开但它们的共同基础还是前面那些——参考平面、回流路径、阻抗连续、对称性。基础扎实了进阶工具只是把直觉变成数字。我个人在这些年的体会是PCB走线这件事前三年学的是怎么连之后学的是为什么这样连再之后学的是什么时候可以不这样连。三个阶段的分水岭就是有没有真正理解电流是怎么流的。把这一点想通很多规则不用背自己就能推导出来。