简介LT6911C DataSheet R1.2 面向从事 HDMI 转 MIPI 桥接方案设计的硬件工程师、驱动开发者及 VR/智能手机/显示类产品研发人员提供龙迅半导体 LT6911C 芯片的官方英文数据手册用于解决 HDMI1.4 到单/双端口 MIPI DSI/CSI 转换设计中的选型、原理图设计与寄存器配置参考问题。资源包共 1 个文件为 622KB 的 PDF 文档完整收录芯片特性、功能描述、应用框图与订购信息。手册详细列出 HDMI1.4 接收器每通道 TMDS 速率达 3.4Gbps、支持 HDCP1.4 与自适应均衡MIPI 发射端每通道 80Mb/s~1.5Gb/s、总带宽最高 12Gbps并涵盖 RGB666、RGB888、YCbCr4:2:2 等视频格式、突发与命令模式、双端口视频流复制及并排 3D 支持另附色彩空间转换、SPDIF/IIS 音频输出、I2C 接口与 -40℃~85℃ 工作范围等参数。目前已有 4322 人学习下载适合需要对照官方规格完成方案评估与调试的中高级开发者查阅。1. 一颗桥接芯片的带宽账为什么 12Gbps 不是拍脑袋写出来的HDMI 转 MIPI 这类桥接芯片最容易被误解成“协议翻译器”——把 HDMI 的包拆开再按 MIPI 的格式重新打包发出去。真拆开 LT6911C 的数据手册看会发现它压根不是这么干的它内部没有帧缓存没有大容量 SRAM 做整帧搬运视频流是“边收边发”地穿过去的。这意味着整条链路的时序余量极其紧张任何一个环节的速率算错画面就会撕裂或者干脆黑屏。这份 R1.2 版数据手册值得逐页啃的原因就在这里它把 HDMI1.4 接收端的 3.4Gbps/lane、MIPI 发送端的 1.5Gb/s/lane、双端口合计 12Gbps 这些数字摆在一起背后是一整套关于“带宽怎么配平、时钟怎么对齐、数据怎么切分”的设计约束。搞懂这些约束你才能判断一颗桥接芯片在什么场景下会翻车而不是等到板子回来点不亮才去猜。2. HDMI 接收端自适应均衡为什么是模拟前端的命门2.1 TMDS 链路的三层损耗与均衡器的作用点HDMI1.4 的 TMDS 是直流耦合的差分信号三条数据通道加一条时钟通道每条通道在 1.4 规范下最高 3.4Gbps。数据手册里给的接收端指标很克制差分输入电压 150mV 到 1200mV单端端接电阻 45 到 55 欧姆典型 50 欧姆。这几个数字决定了信号到达芯片引脚时还剩多少“眼高”。问题在于从源端到芯片引脚信号要穿过 PCB 走线、连接器、线缆三段介质。高频分量在介质里的衰减远大于低频分量走线越长、线缆越差眼图闭合得越厉害。数据手册明确写了“Adaptive receiver Equalization for PCB, cable and connector losses”意思是芯片内部在 TMDS 接收前端放了一个可调增益的频率补偿网络用高频提升来抵消通道的低通特性。常见的实现思路是均衡器在启动阶段扫描一组增益档位对每个档位采样误码或者眼图张开度选一个最优值锁存。这也是为什么手册在 AC 特性里给了“Minimum differential sensitivity after the reference cable equalizer 150mV”这个条件——150mV 是均衡之后的灵敏度不是引脚上的原始摆幅。很多人算链路预算时直接拿 150mV 当输入门限结果线一长就翻车这是典型的把“均衡后”当成“均衡前”。2.2 眼图预算里的三个偏斜参数AC 特性表里还有三个容易被跳过的参数T_intra_skew对内偏斜最大 0.15T112psT_inter_skew对间偏斜最大 0.2T_character1.78nsTjitter时钟抖动0.3T_bit。这三个量共同决定采样窗口还剩多宽。对内偏斜是 P/N 两根线之间的到达时间差PCB 上差分对走线不等长就会引入。手册在引脚信息章节专门强调“Maximum trace length mismatch should be less than 5mil”5mil 在常见板材上大约对应 0.7ps 到 0.8ps 的偏斜相对于 112ps 的固定项几乎可以忽略——但这是设计目标不是实测值。实际板子上如果过孔数量不一致、参考平面被割裂对内偏斜会远超这个数。对间偏斜更麻烦它直接吃掉的是三条数据通道之间的采样对齐余量。TMDS 是源同步接口时钟通道独立于数据通道接收端要靠时钟去采三条数据线。对间偏斜一旦超过 0.2T_character1.78ns采样点就会落到眼图边缘。这里 T_character 是字符周期3.4Gbps 下大约 294ps算下来对间偏斜预算在 1.8ns 量级看起来宽松但它是“总预算”PCB、连接器、线缆各分一部分留给板级的其实不多。提示算 HDMI 接收端余量时先把均衡增益当成未知量用最差线缆的插损曲线反推需要多少高频提升再看芯片的均衡档位够不够覆盖。反过来先假设均衡能救一切是血泪经验里最常见的错误。2.3 HDCP 1.4 与 EDID 影子为什么桥接芯片要自带“记忆”数据手册在特性里列了两条容易被当成附属功能的东西HDCP 1.4 和 Embedded EDID shadow。前者是内容保护后者是显示能力描述。对一颗没有帧缓存的桥接芯片来说这两块逻辑的位置很关键。HDCP 1.4 的认证流程需要在源端和接收端之间交换密钥、做逐帧加密。桥接芯片作为 HDMI 接收端必须完整实现这套状态机否则源端根本不会输出加密内容。手册没有展开 HDCP 的内部结构但从“集成微处理器”这一条可以推断密钥协商和帧加密的密钥流生成跑在片内处理器上而不是纯硬件流水线——这解释了为什么芯片需要一颗外部晶振XTALI/XTALO 引脚手册标注为 Debug 用途和独立的 1.2V 核心电源。EDID shadow 则是另一个设计取舍。EDID 是显示器告诉源端“我支持哪些分辨率、色深、音频格式”的数据块通常存在显示端的 EEPROM 里。桥接芯片把 EDID 影子存储器集成进来意味着下游 MIPI 屏的时序参数可以被预先写入芯片源端读取 EDID 时直接由芯片应答不需要外挂 EEPROM。这在 VR 和手机这类空间紧张的场景里省掉一颗器件但也带来一个约束EDID 内容必须和下游屏的实际能力严格一致写错了源端就会输出屏不认的格式而桥接芯片没有帧缓存去做格式转换兜底。3. MIPI 发送端双端口 12Gbps 是怎么拼出来的3.1 端口、通道与速率的乘法关系MIPI DSI/CSI 发送端的规格是这份手册里信息密度最高的部分。逐条拆单端口 1 条时钟 lane 加 1 到 4 条可配置数据 lane每条数据 lane 80Mb/s 到 1.5Gb/s支持 1 或 2 个端口双端口合计总带宽最高 12Gbps。这个 12Gbps 的算法是2 端口 × 4 数据 lane × 1.5Gb/s 12Gbps。注意它不把时钟 lane 算进带宽因为 D-PHY 的时钟 lane 只传 DDR 时钟不承载有效数据。很多人第一次看会疑惑“为什么不是 15Gbps”就是把时钟 lane 也乘进去了。单端口 4 lane 满速是 6Gbps对应 4K×2K30Hz 这类负载。手册的功耗表给了一组对照4K×2K30Hz 条件下 3.3V 供电电流 80mA、1.2V 供电电流 350mA。1.2V 是核心和 MIPI TX 模拟部分的电源350mA 这个量级说明高速串行器在满负荷时是主要功耗来源。1080P 那行写的是 TBD说明这份 R1.2 版本还没测完低分辨率下的功耗做电源预算时不能拿 4K 的数直接按比例缩。3.2 视频流复制与左右分屏没有帧缓存怎么做 3D手册描述里有一段话值得反复读“For 2D video stream, the same video stream can be mapped to two separated panel, for 3D video format, left side data can be sent to one panel, and right side data can be sent to another panel.”这就是“Video stream copy mode”和“Side-by-side 3D support”的实质。2D 场景下同一路视频流被复制到两个端口两个屏显示相同画面3D 场景下输入的左右半幅画面被拆开左半幅送端口 0、右半幅送端口 1。关键在于这两种模式都不需要整帧缓存——复制是在像素流级别做的拆分是在行内做的。但这里有个隐含约束双端口模式下两个端口的时序必须严格同步否则左右眼画面会出现相位差VR 场景下直接导致眩晕。手册给的“Maximum 64Pixels overlap for each half”就是为这个同步服务的两个半幅在拼接处允许最多 64 像素的重叠区用来吸收两个端口之间的微小时序偏差。重叠区太小拼接缝会露出来太大有效分辨率被吃掉。64 像素这个值是给面板时序留的工程余量。3.3 数据 lane 与极性交换PCB 布线失误的后悔药特性列表里有一句“Data Lane and Polarity Swapping”配合“Port swap”构成了一套布线容错机制。MIPI 的差分对在 PCB 上走线时P/N 接反、lane 顺序接错是高频翻车点尤其是 QFN64 这种引脚密集的封装7.5mm×7.5mm 的 body 上 64 个引脚扇出时很容易把 M0 和 M1 对调。交换功能的意义在于这些错误可以在寄存器配置阶段修正不需要改板。常见的实现思路是MIPI TX 的物理层有一个交叉开关矩阵寄存器控制每个逻辑 lane 映射到哪个物理 lane、以及是否反转极性。配置错了不会烧芯片但会表现为“屏能亮但花屏”或者“完全无输出”排查时先怀疑 lane 映射比怀疑信号完整性要快得多。注意lane 交换和极性反转是两回事。lane 交换改的是通道编号极性反转改的是 P/N 定义。两者可以独立配置也可以组合使用。调试时建议先只开 lane 交换、极性保持默认确认通道顺序对了再处理极性否则两个变量一起动现象会互相掩盖。3.4 突发模式与命令模式DSI 的两种脾气DSI 协议有两种视频传输模式Burst Mode 和 Command Mode。手册两条都支持但它们的适用场景完全不同。Burst Mode 下像素数据以突发形式发送行与行之间有较长的空白期面板内部靠行缓冲维持显示。这种模式对发送端的持续带宽要求低但对突发瞬间的峰值带宽要求高适合分辨率高但刷新率不高的场景。Command Mode 则是把显示控制交给面板内部的控制器发送端只在画面变化时更新静态画面下几乎不占带宽适合低功耗场景。对 LT6911C 这种无帧缓存的桥接芯片Burst Mode 是更自然的选择因为 HDMI 输入本身就是连续流直接透传成突发包最省事。Command Mode 需要芯片理解面板的刷新时序实现复杂度更高。手册没有说明两种模式的具体切换机制但从“集成微处理器”这一条推测模式配置和面板初始化序列是通过 I2C 写寄存器完成的微处理器负责在启动时把面板点亮。4. 色彩空间转换与音频通路那些“顺手做了”的模块4.1 CSC 的两个转换方向与位宽陷阱手册的 Miscellaneous 部分写了“Internal CSC support conversions between YCbCr 4:4:4 and RGB, and between YCbCr 4:2:2 and YCbCr 4:4:4”。两个转换方向对应两类输入。HDMI 源端可能输出 RGB 也可能输出 YCbCr色度采样可能是 4:4:4 也可能是 4:2:2。MIPI 屏的输入格式则是另一套RGB666、Loosely RGB666、RGB888、RGB565、16/20/24-bit YCbCr 4:2:2、12-bit YCbCr 4:2:0。两边格式对不上时CSC 负责在色彩空间和采样率之间做转换。这里有个位宽陷阱4:2:2 转 4:4:4 是上采样色度信息本来就只有一半插值出来的 4:4:4 并不会增加真实信息量只是让格式匹配。反过来 4:4:4 转 4:2:2 是下采样会丢色度细节。如果源端是 RGB888 而屏只收 RGB565CSC 还要做位深压缩低位直接截断还是做抖动手册没写但常见的实现是截断加简单抖动效果取决于具体配置。4.2 SPDIF 与 IIS音频从 HDMI 包里怎么剥出来HDMI 的音频是嵌在数据岛的包里的采样率、声道数、格式都在包头的 InfoFrame 里描述。桥接芯片要把音频剥出来转成 SPDIF 或者 IIS 输出。手册给了两个接口SPDIF 和 2 通道 IIS引脚上 IIS_D0/SPDIF 是复用的引脚 31IIS_SCLK、IIS_WS、IIS_MCLK 独立。2 通道 IIS 意味着它只支持立体声不支持多声道 LPCM 直通。这对 VR 和手机场景够用但对家庭影院类的多声道应用就不够了。SPDIF 则能承载压缩的多声道码流比如 AC-3、DTS因为压缩码流对通道数的限制在解码端不在传输端。选哪个接口取决于下游是功放还是耳机 Codec。音频时钟的生成依赖 IIS_MCLK这个时钟通常由芯片内部的 PLL 从 HDMI 的音频采样率派生。如果 MCLK 频率和下游 Codec 要求不匹配会出现采样率偏差导致的爆音或者变调。手册没有给 MCLK 的分频配置表这部分需要查配套的寄存器手册。5. 电源、复位与封装那些让板子点不亮的细节5.1 上电时序的 1ms 窗口手册 8.6 节的电源上电和复位时序图配了一句话“1.2V power should be ready before 3.3V power or maximum 1ms later than 3.3V, the reset signal should be released after 1.2V power is ready.”这句话翻译成设计约束1.2V 和 3.3V 的上电顺序有两个合法选项——1.2V 先到或者 3.3V 先到但 1.2V 必须在 1ms 内跟上。复位信号必须在 1.2V 稳定之后才能释放。违反这个顺序芯片内部的静电保护结构可能倒灌电流轻则启动异常重则损伤。常见的翻车场景是用一颗双路 LDO 同时供 3.3V 和 1.2V两路输出没有先后控制上电瞬间 3.3V 先起来、1.2V 慢了 5ms超出 1ms 窗口。解决方法是选带使能顺序控制的电源芯片或者用一颗 RC 延时把 3.3V 的使能拖后。这个细节在原理图评审时最容易被忽略因为“两个电压都有”看起来就满足了。5.2 去耦电容与 ePad 接地引脚信息章节给了一条硬性建议“at least one 0.1μF and one 0.01μF decoupling capacitors recommended to be installed near all the LT6911C power pins”并且强调去耦电容到电源引脚之间的走线要尽量短避免大电流环路和走线电感。这颗芯片的电源引脚分得很细VCC33_IO、VCC33_BG、VCC33_RX、VCC33_TX2、VCC33_TX3、VCC33_TXPLL 六组 3.3VVDD、VCC12_PI、VCC12_RXPLL、VCC12A_RX、VCC12D_RX、VCC12_TX0 到 VCC12_TX3 九组 1.2V。分组这么细是为了让模拟部分和数字部分、接收和发送各自有独立的滤波避免相互串扰。每组都要配 0.1μF 加 0.01μFBOM 上电容数量不少省不得。封装是 QFN64 带 ePad手册明确要求 ePad 必须焊到 PCB 上且只能接 GND不能接其他电压。ePad 和周边走线之间要留至少 0.25mm 的间隙。ePad 既是接地也是散热通路——1.2V 核心 350mA 的功耗在 7.5mm×7.5mm 的封装里不算小靠 ePad 把热量导到 PCB 地平面是主要散热路径。5.3 差分对布线的 100 欧姆与 5mil引脚信息开头那段话是整份手册里最像“血泪经验”的部分“all differential pairs should be routed with 100Ω±10% differential impedance. Maximum trace length mismatch should be less than 5mil... Routing differential pairs on the top or bottom layer with no vias as on signal path is highly recommended.”100Ω±10% 是 MIPI D-PHY 和 HDMI TMDS 共同的差分阻抗要求落在 90Ω 到 110Ω 之间。5mil 的长度失配对应大约 0.7ps 的偏斜相对于前面算的 112ps 固定项很小但这是“最大失配”不是“平均失配”布线时要按最差情况控制。“top or bottom layer with no vias”这条建议的实质是过孔会引入阻抗不连续和额外的寄生电容在 1.5Gb/s 的速率下一个过孔的影响可能就让眼图闭合几个百分点。如果必须换层要保证过孔处的参考平面完整并且过孔残桩尽量短。6. 从数据手册到可工作的板子一份验证清单的取舍数据手册给的是边界条件不是保证能工作的配方。真正把 LT6911C 用起来需要在手册的约束之上补一层验证逻辑。我一般会按下面的顺序过一遍每一步都对应手册里的一个具体参数而不是泛泛地“检查信号质量”。验证项对应手册参数失败时的典型现象优先怀疑对象HDMI 输入眼图Vidiff 150~1200mV、T_intra_skew高分辨率下闪屏、花屏线缆质量、均衡档位配置MIPI 输出 lane 映射Data Lane/Polarity Swapping屏亮但花屏、或完全无输出寄存器 lane 映射、PCB 对调双端口同步64Pixels overlap3D 模式下左右眼错位两端口时序配置、面板初始化顺序上电时序1.2V 与 3.3V 的 1ms 窗口偶发启动失败、复位不释放电源使能顺序、复位 RC 延时音频输出SPDIF/IIS 引脚复用有图无声、或采样率偏差爆音MCLK 频率、InfoFrame 解析这张表的价值不在于列全了所有检查项而在于每一项都能回溯到手册里的一个具体数字。比如“64Pixels overlap”这个参数如果不知道它的存在双端口 3D 模式下出现拼接缝时就会去怀疑信号完整性而实际上可能只是重叠区配置成了 0。有一个取舍值得单独说手册的功耗表只给了 4K×2K30Hz 的实测值1080P 是 TBD。做电源设计时如果按 4K 的 350mA 去选 LDO余量是够的但成本和板面积上去了如果按 1080P 去估又没有数据支撑。我的做法是拿 4K 的值做 worst case同时在实际板子上用电流探头测 1080P 下的真实电流把实测值补进自己的设计库。手册没给的数据只能自己测这是绕不过去的。还有一个容易忽略的点手册的 Absolute Maximum Conditions 里3.3V 电源的绝对最大值是 3.63V1.2V 是 1.32V。这两个值和 Normal Operating Conditions 的上限完全一样意味着没有额外的过压余量。电源纹波如果峰峰值超过 50mVVCCN 参数就可能触到绝对最大值边界。选 LDO 时不能只看标称输出要看全负载范围内的纹波和瞬态响应。从那以后我每次拿到这类桥接芯片的手册都会先把“上电时序窗口”和“差分对布线约束”两页单独打印出来贴在工位上原理图评审时逐条对照而不是等板子回来点不亮再翻手册。希望帮到你。本文还有配套的精品资源点击获取