简介一份围绕2.42 GHz宽带低相噪LC压控振荡器的设计文档面向射频集成电路设计人员、通信系统工程师及学习频率合成技术的高年级学生。方案采用开关电容阵列SCA与电压、电流滤波相结合的互补交叉耦合型LC VCO结构先分析LC谐振腔寄生电阻造成的振荡衰减再引入负阻补偿原理对比单MOS管与互补MOS管方案的优劣并详细给出偏置电流选取、谐振腔Q值提升、电容电感参数调配等低功耗优化手段。基于ADS软件仿真文档提供了1.8V电源下的完整结果中心频率2.42GHz调谐范围为2.127GHz2.714GHz24.26%调谐增益小于100MHz/V相位噪声-139.385dBc/Hz1MHz静态功耗7.74mW且附有相位噪声曲线与f-v调谐曲线便于读者直接核对设计目标。资源为单份PDF文档容量321KB适合需要借鉴具体电路拓扑、仿真参数及宽带低相噪设计思路的工程技术人员。已有750人学习内容兼顾理论推导与工程验证可作为高频LC VCO设计的实用参考对同类设计也具有直接借鉴意义。1. 2.42 GHz宽带低相噪LC压控振荡器为什么要把调谐范围和相位噪声一起谈2.42 GHz这个频率不是随手选的。ISM频段内 2.402.48 GHz 的信道划分决定了它天然面向短距离无线收发前端的本地振荡器也就是锁相环里最核心的 LC 压控振荡器。这个设计的难点从来不是“把它振起来”而是同时交出宽带调谐和低相位噪声两份答卷调谐范围每加宽一点谐振网络的等效 Q 值就会被拉扯下来相位噪声随之变差二者是同一枚硬币的两面。做这个题目的人大多是射频集成电路方向的研究生或是从事收发机模拟链路设计的工程师。这篇笔记覆盖从拓扑选择、器件取值、仿真收敛到常见翻车场景的完整路径照着走能减少大量流片前的返工。2. 架构与相位噪声为什么 LC 谐振比环形振荡器更值得投入2.1 三种振荡器架构的成本账环形、Colpitts 与交叉耦合先把架构定下来后面所有计算才有锚点。频率在 2.42 GHz 这个量级摆在桌面上的方案无非三种环形振荡器、单管 Colpitts、差分交叉耦合 LC 振荡器。环形振荡器的问题最直接它没有储能元件靠延时和翻转产生振荡等效 Q 值只有 1 左右。在 2.42 GHz 下要把相位噪声做到 -100 dBc/Hz 1 MHz 都很难更不要说宽带低相噪这个目标。功耗账也算不过——想要压低相位噪声就得不断加大每级反相器的跨导和电流最终功耗可能比整个收发链路其他部分加起来还高。所以只要指标里写了“低相噪”环形结构基本可以直接排除。Colpitts 振荡器在旧工艺时代很流行因为单管就能工作且电容分压比天然带来幅度限制起振后波形比较干净。但它的缺点是端口不对称、难以差分输出且对版图寄生的敏感度很高。在 2.4 GHz 频段做集成收发机后端需要差分本振信号去驱动混频器单端 Colpitts 还得再加一级 balun额外损耗和面积都不划算。剩下就是差分交叉耦合 LC 振荡器这也是目前 26 GHz 频段 CMOS VCO 的绝对主流。两个交叉耦合管形成负阻补偿 LC 谐振网络里的损耗振荡条件清晰差分输出天然对称调谐元件可以对称地放在 tank 两侧。本文后面的设计和仿真都围绕这个架构展开。2.2 相位噪声的三个来源谐振网络热噪声、有源器件闪烁噪声、偏置噪声理解了架构还要理解噪声在振荡器里是怎么变成相位噪声的。最常见也最实用的分析框架是 Leeson 模型它把相位噪声拆成三块谐振网络的热噪声通过选频特性转成相位扰动这是最主要的成分有源器件的闪烁噪声在振荡频率附近上变频决定近端偏移处的噪声平台偏置电流源的低频噪声则通过调谐路径和幅度调制路径混入相位。这三块在 2.42 GHz 设计里对应的处理手段完全不同。谐振网络热噪声靠提高 Q 值和信号功率来压闪烁噪声靠管子的沟道长度、版图对称性来压偏置噪声则是靠尾电流源的滤波电容或二次谐波谐振器来压。如果在设计一开始不把它们分开考虑后面仿真看到相位噪声超标时根本不知道是哪个环节拖的后腿。Leeson 模型的工程形式可以写成L(Δf) 10lg( (2FkT / Ps) × (f0 / (2QΔf))² )其中 F 是包含有源器件和偏置电路贡献的工程噪声系数不是一个严格物理量估算时通常取 610Ps 是谐振网络上的信号功率Q 是谐振回路的有载品质因数Δf 是偏移频率。这个公式用起来比它看起来更直接它告诉你三件事相位噪声跟 Q 的平方成反比跟信号功率成反比跟偏置无关——前提是偏置没有额外引入噪声。2.3 从 Leeson 公式估算指标预算-115 dBc/Hz 1 MHz 怎么分配用一组典型值做预算。设供电 1.8 Vtank 电感取 4 nHQ 值在 2.42 GHz 处约 12谐振等效并联电阻 R_p Q·ωL ≈ 730 Ω。振荡摆幅做到单端约 0.6 V那么信号功率 Ps ≈ 246 μW折算后 F 取 8 左右计算得到 1 MHz 偏移处的相位噪声约为 -116 dBc/Hz100 kHz 处因为有闪烁噪声抬升大概落在 -98 到 -104 dBc/Hz 之间。这个结果不是凭空拍的而是和多数 2.4 GHz 频段集成 VCO 的实测水平对得上。它的意义是如果你仿出来 1 MHz 处比 -116 dBc/Hz 好很多要么是模型里 Q 值给高了要么是 F 取小了如果差很多优先查 Q 值而不是调管子尺寸。我在仿真前都会先做这样一次手算把预期范围定下来后面看仿真曲线时心里才有底。3. 把谐振回路参数落到 2.42 GHz电感、变容管、电容组的取值逻辑3.1 第一步定中心谐振元件与工作电流LC-VCO 的设计起点是选电感因为电感在片上占据了最大的面积也是最难后期修改的元件。对 2.42 GHz 这个频段我一般先在 48 nH 的范围里做选择然后跑一次电感的 EM 仿真或工艺库模型仿真把 Q 值随频率的曲线调出来。Q 值会随频率变化有的电感在 2 GHz 附近 Q 值最高有的要到 3 GHz 以后才进入平坦区不能只看直流电感量。取 L 4 nH、f0 2.42 GHz 时中心频率需要的总谐振电容是C_total 1 / (4π² f0² L) ≈ 1.08 pF这个电容值对 2.4 GHz 频段来说非常典型。如果电感取 6 nH总电容会降到 0.72 pF可变电容和寄生电容的占比会明显变大调谐范围更受版图寄生影响如果电感取 2 nH总电容升到 2.16 pF电容面积增加但电感的 Q 值在 2.4 GHz 附近未必更好。工程上的折中通常落在 45 nH所以下面的计算都以 4 nH 为准。工作电流的选择和摆幅直接挂钩。振荡器要稳定起振交叉耦合对的等效负阻必须吃掉谐振电阻留出至少 3 倍裕量。R_p ≈ 730 Ω那么等效负阻要小于约 240 Ω单管跨导 gm 至少约 7 mS。取尾电流 4 mA、过驱动电压 0.15 V单管跨导可以做到接近 15 mS满足起振条件也留出了足够的幅度余量。这个电流水平在 1.8 V 供电下对应功耗约 7.2 mW对功耗敏感的收发前端是可以接受的。3.2 第二步把总电容拆成四份总电容 1.08 pF 不是一颗电容而是四部分并联的结果晶体管和版图的寄生电容 C_para、固定谐振电容 C_fix、变容二极管可变电容 C_var、电容阵列开关管的寄生和关断电容 C_bank。设计刚开始时就要把这四份预算分清楚否则后面版图寄生一加振荡频率直接偏出 200 MHz 是常有的事。电容分项示例取值pF设计说明C_para版图与晶体管寄生0.14随布局变化前期按经验值预留C_fixMIM 固定电容0.56决定中心频率占大头温漂小C_varactor压控可变电容0.34 → 0.42控制电压从 0 到 1.8 V 时变化C_bank阵列关断寄生约 0.04开关管关断时残余电容四份相加总电容从 1.04 pF 变化到 1.12 pF对应的振荡频率约是 2.47 GHz 到 2.38 GHz覆盖范围约 90 MHz中心点落在 2.42 GHz 附近。这个覆盖对 2.402.48 GHz 的典型 ISM 应用是够用的。如果你要标榜“宽带”通常做法是在固定电容旁边再挂一组开关电容阵列用数字码切换粗调变容管只负责相邻档之间的连续细调这个我会在第四章的调谐曲线仿真里说明怎么验证档位衔接。3.3 第三步变容二极管偏置与调谐区间选择变容二极管是整个设计中唯一同时影响频率和噪声的元件也是最容易被低估的一个。片上 CMOS 工艺里最常用的是积累型 MOS 变容管AMOS varactor它的 C-V 曲线在中段比较线性两端则会出现明显的弯曲甚至平坦。控制电压接近地或接近电源时变容管进入弱反型或强积累区调谐灵敏度快速下降而且 Q 值也变差。所以 0 到 1.8 V 这个控制范围不能全用要取中间线性段。设计上把 VTune 的正常工作区间压在 0.41.4 V 之间让变容管的电容变化正好落在 0.340.42 pF 这一段。为了做到这一点变容管两端的直流偏置要通过大电阻单独设定不能直接让控制电压驱动管子的栅极否则差分振荡信号会顺着控制线漏走还会把 PLL 电荷泵的噪声直接调制成相位噪声。控制线处理的具体做法是控制电压经过一个 10 kΩ 以上的多晶硅电阻接到变容管栅极变容管的源漏短接后接到 tank 的高阻节点中间再串一个隔直电容。这样振荡器的差分摆幅不会加载到控制线上控制线上的低频噪声也不会直接进入谐振回路。这个细节看起来小但实测相位噪声差 35 dB 往往就出现在这里。3.4 第四步交叉耦合管与尾电流源的尺寸确定交叉耦合管的尺寸由跨导需求和闪烁噪声共同决定。跨导需求前面算过单管 gm 大于 7 mS 就能满足起振工程上取 2 倍以上裕量闪烁噪声则要求沟道不能太短最小沟长虽然能提跨导但 1/f 噪声会明显上变频到近端相位噪声。我的习惯是在保证 gm 的前提下沟道长度取工艺最小值的 23 倍再反推沟道宽度。尾电流源的选择比很多人想象的更讲究。理想情况下它是一个纯直流电流源但实际上 MOSFET 尾管的热噪声和闪烁噪声都会通过 VCO 的非线性混频到振荡频率两侧变成相位噪声的额外贡献。解决方法是给尾管并联一个到地的大电容把它的噪声在源头短路掉更讲究一点的做法是在尾管漏端和交叉耦合对共源节点之间串一个电感和该节点对地电容谐振在 2×f0 频率切断二次谐波通过尾管的反馈路径。这个 LC 谐振尾滤波技术在做 -115 dBc/Hz 1 MHz 以下指标时几乎必用。4. 仿真验证从原理图到 PSS/PNoise 和调谐曲线4.1 原理图搭建时模型怎么选仿真不是把 schematic 画完就能跑出可信结果模型选择的误差往往比电路本身的误差更大。谐振电感一定要使用工艺库里的射频电感模型或者直接跑 EM 提取后的模型不能拿一个理想电感代替。理想电感的 Q 值无限大仿真出来的相位噪声会好得离谱完全没有参考价值。变容管模型同样要慎重。工艺库一般提供带寄生和 Q 值曲线的 varactor 模型仿真时要确认模型的 C-V 曲线和控制电压范围是否与设计假设一致。如果库里只有理想可变电容我会在测试台上先跑一遍 CV 扫描把 0.41.4 V 范围内对应的电容值标出来再和电路里的实际接入电容比对。原理图中还必须包含偏置电阻、隔直电容和版图预估的寄生电容。前期可以不放版图提取后的寄生但至少要放一组预留电容具体做法是用一个理想电容 C_para 并联在 tank 两端取值 0.14 pF这个值在后期版图寄生提取后会被修正。少放这一步后面频率偏差是必然的。4.2 瞬态起振验证初始条件与收敛检查原理图搭好后第一件事不是跑 PSS而是跑瞬态看它能不能振起来。振荡器是强非线性系统直流平衡点是可以稳定存在的如果仿真不给任何初始扰动瞬态可能长时间停在平衡点看起来就像没有振荡。这不是电路坏了而是仿真器没被推一把。常见做法是在谐振电感上设置一个初始电流或者给 tank 节点一个不对称的初始电压。用 Spectre 在 ADE 里设置电感初始电流的示意如下// 瞬态仿真验证起振 // 给差分谐振电感设置 50 uA 初始电流打破直流平衡点 tran0 tran ici(L1) 50u stop10u // 如果电路仍然不振检查交叉耦合管的工作点 // Vgs 和 Id 必须偏离平衡点且 gm 3 / R_p这里的 ic 选项会强制仿真器在 0 时刻给 L1 一个初始电流从而在 tank 上产生一个不对称的初始电压振荡从第一拍就开始建立。起振时间可以从瞬态波形里读从 0 时刻到振荡幅度达到稳定摆幅的 90% 所经过的时间通常要求小于 1 μs也就是大约 2500 个振荡周期。如果起振时间超过 5 μs说明负阻裕量不足优先增大跨导或减小偏置电流过驱动。瞬态跑通之后还要检查波形质量。两个输出端应该是幅度相等、相位相反的差分信号波形顶部轻微削波是正常的说明摆幅受到电流源限制如果波形上下不对称或者出现明显的共模起伏要回查版图对称性和尾电流源的滤波电容。4.3 PSS 与 PNoise 仿真参数设置与解释相位噪声不能用瞬态仿真直接看要用 PSS 先把稳态振荡求出来再用 PNoise 在稳态工作点上做噪声分析。PSS 的收敛设置是这里最大的坑设置不当仿真器会报“未找到振荡”或直接不收敛。Cadence ADE 环境里的常见配置如下// PSS求 2.42GHz 稳态振荡 pss( ?fund 2.42G ?order 5 ?tstab 300n ?errpreset conservative ?maxstep 10p ) // PNoise提取相位噪声 pnoise( ?sweeptype absolute ?start 10k ?stop 10M ?maxsideband 7 ?noisetype timedomain ?pss pss )PSS 的 fund 参数必须非常接近实际振荡频率如果仿真器告诉你找不到稳态解先回头瞬态量一下真实频率再把这个频率填进 fund而不是用理论估算值硬撑。order 是考虑的谐波次数对 LC 振荡器取 5 就够取值太大只会拖慢仿真。tstab 是从仿真开始到进入稳态的建立时间起振时间约 300 ns 的设计tstab 给 300 ns 以上才有意义给短了 PSS 会在振荡还未稳定时强行采点噪声结果偏大且不 repeatable。PNoise 的 maxsideband 控制噪声折叠的边带数量对相位噪声分析取 711。取太小近端噪声会被低估取太大仿真时间成倍增加多数情况下 7 是性价比最高的。仿真完成后直接读 100 kHz 和 1 MHz 两个频点的数值这就是你交付时最常被问到的两个指标。4.4 调谐曲线扫描与档位衔接验证调谐曲线验证的目的是确认 VTune 在整个范围内频率单调变化并且覆盖目标频段。在 ADE 里设置 VTune 从 0 到 1.8 V 以 50 mV 步进扫描每个点跑一次 PSS提取振荡频率画成频率–电压曲线。心里要有预期曲线形态理想情况下是一条平滑单调上升的 S 形曲线中段斜率大两端逐渐变平。如果曲线出现阶梯、跳变或某一段斜率变成负的基本可以断定是变容管偏置区间选取不当或者电容阵列的档位和变容管调谐范围重叠不够。若设计里有开关电容阵列相邻档位之间必须要有足够的频率重叠通常要求变容管单独可以覆盖的连续范围是单档频差的 3 倍以上否则温度变化或工艺偏差一来就会出现“这个 VTune 电压下没有任何档位能锁定”的尴尬局面。5. 避坑与排查五个让 VCO 翻车的典型场景5.1 场景一瞬态仿真实锤不振荡看到的只是一条平线现象瞬态跑 20 μs两个输出端电压完全重合幅度不增长像是电路没上电。原因最常见的是仿真器停留在直流平衡点。差分交叉耦合对的对称性很好时tank 两端对称充电没有差分扰动振荡建立不起来其次是跨导不足负阻没有吃掉谐振电阻系统处于欠激励状态。解决先加电感初始电流或节点初始电压人为打破对称。如果加了初值后能正常起振说明电路本身没问题是仿真激励问题如果加了初值后振幅先冲高再衰减最后趋于一条直线那就是跨导不足或偏置电流不够增大尾电流或交叉耦合管宽长比再跑瞬态。5.2 场景二调谐曲线不单调档位切换处出现空洞现象VTune 连续扫描时频率在某些电压区间跳变或某个档位下频率覆盖范围明显小于相邻档位。原因开关电容阵列的档位步长太大而变容管的连续调谐范围太小两者没有重叠。VTune 在中段工作时变容管调节范围覆盖不了相邻两档之间的频率差锁相环在某个控制电压下找不到能锁定的频率档。解决回到 3.2 节的电容预算把开关电容阵列的每档电容步长减小。如果工艺限制导致单档电容步长减不下来就增大变容管的电容变化范围让细调覆盖粗调步长的至少 3 倍。这是宽带设计中“宽带”二字最容易咬人的地方仿真的频点和实测翻车大多出在同一机制上。5.3 场景三变容管控制电压接近地或电源时完全失去调谐能力现象VTune 在 0.2 V 附近或 1.6 V 附近时频率几乎不再随电压变化曲线出现明显的平顶。原因AMOS 变容管的 C-V 曲线只在中间段有较好的线性区两端进入积累或耗尽边界电容变化率趋近于零。把整个 01.8 V 控制范围都用满等于主动走进死区。解决设计时把 VTune 的线性工作区锁定在 0.41.4 V并通过控制线上的大电阻和隔直电容来保证直流工作点正确。如果锁相环的控制电压摆幅天生很大就要在变容管前面加电平移位电路把这部分电压偏移掉而不是指望变容管在非线区还能给你调谐灵敏度。5.4 场景四相位噪声随电流增大先降后升出现明显的凹点现象尾电流从 2 mA 逐步增大到 10 mA相位噪声先是下降超过某个电流后再继续增大曲线出现一个最低点。原因增大电流确实提高了振荡摆幅和信号功率相位噪声应该下降但当摆幅接近电源电压限制后交叉耦合管进入三极管区有源器件的噪声贡献 F 急剧上升同时尾电流管自身的噪声也在增加。这两个因素超过了功率提升带来的收益相位噪声便反转上升。解决做一组偏置扫描把相位噪声最低点对应的电流找出来作为设计工作点候选值。同时给尾电流管并联到地的大电容有条件则加二次谐波谐振滤波让尾管的噪声没有通路进入 tank。记住一点低相噪不是靠盲目加大电流换来的它是摆幅、F 因子和功耗三条曲线的交点。5.5 场景五加入输出缓冲级后振荡频率大幅偏移现象core 级单独仿真振荡频率是 2.42 GHz接上输出缓冲级后频率偏到 2.35 GHz 甚至更低且偏移量不随 VTune 线性变化。原因缓冲级的输入电容包括 MOS 管栅极电容和静电保护结构的寄生电容直接并联到了 tank 两端改变了谐振频率。如果缓冲级还通过电源或地反馈了一部分信号回 core情况会更复杂。解决缓冲级和 core 之间用隔直电容串联把缓冲级的直流工作点独立出来同时限制缓冲管尺寸让输入电容控制在 50 fF 以内保证其对 tank 的影响可以被当作固定寄生吸收。最稳妥的验证方法是在加入缓冲级前后各跑一次 PSS对比频率和相位噪声变化如果频率偏移超过 20 MHz就要重新考虑缓冲级的栅长栅宽或者耦合电容的取值。6. 偏置扫描、缓冲级设计与验证清单把仿真结果变成可交付设计6.1 偏置扫描用参数仿真锁定相位噪声最低点振荡器设计里最不该靠感觉来定的是尾电流值。我的常规操作是在 ADE 里把尾电流设成设计变量从 1 mA 到 10 mA 每隔 0.5 mA 跑一次 PSS/PNoise把 1 MHz 偏移处的相位噪声和功耗同时记录下来。这个操作不复杂但信息量很大你能看到相位噪声凹点在哪里凹点左侧是摆幅不足凹点右侧是噪声因子上升设计工作点取在凹点附近略偏左的位置给功耗留余量。做偏置扫描时注意把变容管的控制电压固定在工作范围的中点也就是约 0.9 V这样扫描结果不会被调谐灵敏度的变化干扰。记录格式建议用一张表尾电流、起振时间、振荡频率、100 kHz 相位噪声、1 MHz 相位噪声、功耗。这张表以后发给别人评审或自己复盘时比任何一张仿真曲线图都有用。6.2 缓冲级设计让测试仪器不破坏 tank 的 Q 值仿真验证完成后振荡器 core 后面至少要接一级缓冲才能拿去接测试仪器或后级混频器。测试设备通常是 50 Ω 负载直接挂在 core 输出上会把 tank 的 Q 值拉垮频率偏掉不说相位噪声也会因为负载噪声注入而恶化。常用做法是采用差分源极跟随器缓冲级输入通过 0.30.5 pF 的隔直电容耦合自 tank 输出NMOS 跟随管的栅极不要直接连到 tank 高阻点源极通过尾电流源到地输出端再接 50 Ω 或更高阻抗的负载。这种结构输入电容小输出驱动能力强而且不影响 core 的直流偏置。设计完成后要在缓冲输出端挂上实际的负载模型再跑一次 PSS确认振荡频率和相位噪声与 core 单独仿真相比没有明显劣化。6.3 交付前验证清单与个人习惯最后把要交付的指标整理成清单逐项确认避免流片后才发现某个 corner 没覆盖到检查项目标值验证方法振荡频率 VTune0.9V2.42 GHz ± 2%PSS / 瞬态过零检测调谐范围≥ 80 MHz覆盖 2.402.48 GHzVTune 全范围扫描相位噪声 100 kHz≤ -100 dBc/HzPNoise相位噪声 1 MHz≤ -115 dBc/HzPNoise起振时间 1 μs瞬态波形读取Core 功耗≤ 8 mA 1.8VDC 工作点我自己的习惯是在流片前把所有仿真参数整理成一张总表电感模型、变容管偏置、每一档电容值、尾电流最优工作点、每个 corner 下的频率和相位噪声。这样做的原因很简单——振荡器这个系统有太多参数会互相耦合三个月后再回看当初的仿真曲线时如果没有这张表你根本不知道当时哪个参数导致了那个奇怪的现象。这种事我吃过亏所以在文章最后专门强调一遍把设计过程记下来比多跑十次仿真更重要。希望帮到你。本文还有配套的精品资源点击获取